HDL Designer & Altera Опции

[polyvyannyy]

Всем доброго времени суток!
Вопрос больше адресован людям кто непосредственно проектирует в HDL Designer.
Проблема состоит в следующем:
До недавнего времени я работал с XILINX. Маршрут проектирования заключался в следующем:
1. Разработка проекта в HDL Designer в графическом виде с использованием библиотек элементов и корок XILINX (XILINX_unisims, XILINX_CoreLib. Каждый элемент описан на Verilog). Они вставлялись как готовые модули с портами. Их соединяешь с остальным проектом и все получается красиво и замечательно.
2. Моделирование в QuestaSim и отладка.
3. Синтез и трассировка в ISE/Vivado

Теперь возникла необходимость работы с Altera и вот тут появился один неприятный нюанус - не получается добавить в HDL Designer библиотеки элементов и корок от Altera, что бы их использовать как отдельные блоки в графическом редакторе как это было возможно с библиотеками XILINX. Очень хотелось бы сохранить прежний маршрут проектирования, так как лично для меня графический редактор представляется очень удобным и с точки зрения проектирования и с точки зрения отладки.

Может кто знает как решить эту проблему? где можно достать описание всех элементов? или может кто сможет посоветовать что-либо?

Заранее спасибо за любую информацию!

[warrior-2001]

Надо бы больше конкретики.
HDL Designer как САПР - кроссплатформенный!
Я делаю одни и те же действия, будь то Xilinx или Intel(Altera).
Для Интела так же беру готовые библиотеки типа Altera_mf, добавляю их, при синтезе указываю Don't touch settings и все!
Что именно не выходит?

[polyvyannyy]

Надо бы больше конкретики.
HDL Designer как САПР - кроссплатформенный!
Я делаю одни и те же действия, будь то Xilinx или Intel(Altera).
Для Интела так же беру готовые библиотеки типа Altera_mf, добавляю их, при синтезе указываю Don't touch settings и все!
Что именно не выходит?

Постараюсь объяснить, что у меня не получается...
При проектировании под Xilinx я создал один раз в HDL Designer отдельные библиотеки XILINX_unisims, XILINX_CoreLib. Скопировал в них Verilog-описания всех элементов из соответствующих библиотек из директории, где установлена ISE. Скомпилил их для QuestaSim.
А после уже при проектировании дизайнов я просто лезу в эти библиотеки, беру любой элемент, будь то IBUF, FDR или FIFO/RAM/ROM (Verilog-описания памяти я получал при генерации корки в CoreGen), и они вставляются как обычные модули, я их соединяю с другими блоками и погнал дальше. Всё без проблем передается в QuestaSim и моделируется.

Сделать то же самое для Altera я затрудняюсь. Я не нахожу подобные библиотеки. Собственно в этом то и вся проблема.

Собственно как с Xilinx

А вот это я обязательно попробую!Сейчас нет возможности.
Спасибо!