Задание констрейнов, констрейны Vivado2016 Опции

[Anton1990]

Всем привет.
Есть проект работающий на частоте clkA (~200 МГц). И сигнал CE сопровождающий весь проект. СЕ реально не превышает 50 МГц. Как задать констрейн для учета сигнала CE ведь всем проекту нет необходимости тикать на clkA.

Есть регистр "А" (32 разряда) куда записывается некоторое число из программы по сигналу clkrd. Выход данного регистра идет на вход другого регистра "В" работающего на частоте clkB. Запись в регистр "А" осуществляется из программы очень редко, а может и вообще не меняться. Как сообщить vivado не пытаться совместить частоты clkA и clkB?
Заранее всем спасибо.

[Tausinov]

Всем привет.
Есть проект работающий на частоте clkA (~200 МГц). И сигнал CE сопровождающий весь проект. СЕ реально не превышает 50 МГц. Как задать констрейн для учета сигнала CE ведь всем проекту нет необходимости тикать на clkA.

Это так не работает, если возможна работа на меньшем клоке, то и перейдите на него, избавившись от CE.

Есть регистр "А" (32 разряда) куда записывается некоторое число из программы по сигналу clkrd. Выход данного регистра идет на вход другого регистра "В" работающего на частоте clkB. Запись в регистр "А" осуществляется из программы очень редко, а может и вообще не меняться. Как сообщить vivado не пытаться совместить частоты clkA и clkB?
Заранее всем спасибо.

Если клоки кратные и синфазные, то проблем не будет. Если нет, то можно добавить что-то такое
set_clock_groups -asynchronous -group [get_clocks clkA -include_generated]
set_clock_groups -asynchronous -group [get_clocks clkB -include_generated]

-include_generated можно использовать только, если все производные клоки кратны исходному, иначе придется описывать их отдельно.

Пы. Сы. Есть еще немного "колхозный" метод
set_false_path -from [get_clocks clkA ] -to [get_clocks clkB]

Сообщение отредактировал Tausinov - Oct 17 2017, 15:56

[Anton1990]

Это так не работает, если возможна работа на меньшем клоке, то и перейдите на него, избавившись от CE.

-include_generated можно использовать только, если все производные клоки кратны исходному, иначе придется описывать их отдельно.

Пы. Сы. Есть еще немного "колхозный" метод
set_false_path -from [get_clocks clkA ] -to [get_clocks clkB]

Перейти на меньшую частоту невозможно. Устройство принимает данные с АЦП на высокой частоте, обрабатывает и выдает на той же частоте но с сигналом CE (символы)

Колхозный метод наверное подошел бы (и я его пробовал), только вот задать просто имена клоков не получается. Один клок идет с clock_wizarda, а второй из ядра pcie. При указании названия клоков как они объявлены в моем блоке ничего не получается, vivado выдает критическое предупреждение. ВМожет нужно указывать не имена линий клоков, а имена пинов-источников этих клоков. Короче я не понял.

[RobFPGA]

Приветствую!

Перейти на меньшую частоту невозможно. Устройство принимает данные с АЦП на высокой частоте, обрабатывает и выдает на той же частоте но с сигналом CE (символы)

set_multicycle_path тут скорее не подойдет. Точнее использовать то его можно но надо описывать им ВСЕ пути от источников до получателей которые работают через CE Наверное всеж проще и правильнее будет поставить FIFO и перейти на частоту CE.

Колхозный метод наверное подошел бы (и я его пробовал), только вот задать просто имена клоков не получается. Один клок идет с clock_wizarda, а второй из ядра pcie. При указании названия клоков как они объявлены в моем блоке ничего не получается, vivado выдает критическое предупреждение. ВМожет нужно указывать не имена линий клоков, а имена пинов-источников этих клоков. Короче я не понял.

Для получения имен:
Простой вариант - открываете дизайн после синтеза находитеи Ваш клок и смотрите полное название название цепи.
Продвинутый - get_clocks -of [get_pins {полный/путь_вашего/модуля/имя_порта_clk}]
Опять же - открываете дизайн после синтеза и тестите команды в Tcl console

Ну и для второго случая правильнее будет использовать как выше советовали set_clock_groups -asynchronous -group [get_clocks ...

Успехов! Rob.