Задание констрейнов, констрейны Vivado2016 Опции

[Anton1990]

Всем привет.
Есть проект работающий на частоте clkA (~200 МГц). И сигнал CE сопровождающий весь проект. СЕ реально не превышает 50 МГц. Как задать констрейн для учета сигнала CE ведь всем проекту нет необходимости тикать на clkA.

Есть регистр "А" (32 разряда) куда записывается некоторое число из программы по сигналу clkrd. Выход данного регистра идет на вход другого регистра "В" работающего на частоте clkB. Запись в регистр "А" осуществляется из программы очень редко, а может и вообще не меняться. Как сообщить vivado не пытаться совместить частоты clkA и clkB?
Заранее всем спасибо.

[yes]

а почему не пойдет set_multicycle_path ? вроде как это одно из основных применений - только нужно задавать на hold и setup (чтоб тул не офигел)
как-то так

set_multicycle_path -setup N -from {список всех триггеров с СЕ} -to {список всех триггеров с СЕ}
set_multicycle_path -hold N-1 -from {список всех триггеров с СЕ} -to {список всех триггеров с СЕ}

N - это сколько тактов пропускается СЕ

--------------

дисклеймер: пишу по памяти, а set_multicycle_path самый хитровыдуманый констрейн %)

[RobFPGA]

Приветствую!

а почему не пойдет set_multicycle_path ? вроде как это одно из основных применений - только нужно задавать на hold и setup (чтоб тул не офигел)
как-то так
...

Да так и есть но вот получить полный и корректный список всех примитивов которые на CE будет то еще удовольствие
например все регистры
get_cells -of [get_pins -of [get_nets -segments CE_net_name]] -filter {PRIMITIVE_GROUP==REGISTER}
или все BRAM
get_cells -of [get_pins -of [get_nets -segments CE_net_name]] -filter {PRIMITIVE_GROUP==BLOCKRAM}
ну или все скопом
get_cells -of [get_pins -of [get_nets -segments CE_net_name]] -filter {IS_PRIMITIVE==1}

Но в любом случае для большого дизайна надо будет несколько итераций чтобы проверить все на корректность.
Да и смысла нет проще через клоки перетянуть и грется будет меньше и разводится быстрее.
Но это конечно от дизайна зависит ну и TC виднее что там у него.

Успехов! Rob.

[_Anatoliy]

Да так и есть но вот получить полный и корректный список всех примитивов которые на CE будет то еще удовольствие

Странно. Уже давно пользуюсь мультициклами и никогда не составлял никаких списков. Просто указываю между какими клоками применить команду.

Эскизы прикрепленных изображений

 

[RobFPGA]

Приветствую!

Странно. Уже давно пользуюсь мультициклами и никогда не составлял никаких списков. Просто указываю между какими клоками применить команду.

У TC на одном клоке сидит часть дизайна которому нужна задержка <1 такта, и часть дизайна которому нужно <N тактов.
Вы бы пример констрэйна привели.

Успехов! Rob.

[_Anatoliy]

Приветствую!
У TC на одном клоке сидит часть дизайна которому нужна задержка <1 такта, и часть дизайна которому нужно <N тактов.
Вы бы пример констрэйна привели.
Успехов! Rob.

Код

set_multicycle_path -from [get_clocks {clk2x2sps}] -to [get_clocks {clk2x1sps}] -setup -start 2
set_multicycle_path -from [get_clocks {clk2x2sps}] -to [get_clocks {clk2x1sps}] -hold -start 1

Для дизайна которому нужно <N тактов можно ввести дополнительный клок. Клок clk2x1sps имеет ту же частоту что и клок clk2x2sps, только с СЕ. Можно взять частоту в 2 раза ниже но без СЕ.

Ещё вроде можно и одним клоком обойтись с СЕ, но я так не пробовал.

Код

set mc_group [get_fanouts [get_pins enable_reg|q]]
set_multicycle_path -setup 2 -from $mc_group -to $mc_group
set_multicycle_path -hold 1 -from $mc_group -to $mc_group