Задание констрейнов, констрейны Vivado2016 Опции

[Anton1990]

Всем привет.
Есть проект работающий на частоте clkA (~200 МГц). И сигнал CE сопровождающий весь проект. СЕ реально не превышает 50 МГц. Как задать констрейн для учета сигнала CE ведь всем проекту нет необходимости тикать на clkA.

Есть регистр "А" (32 разряда) куда записывается некоторое число из программы по сигналу clkrd. Выход данного регистра идет на вход другого регистра "В" работающего на частоте clkB. Запись в регистр "А" осуществляется из программы очень редко, а может и вообще не меняться. Как сообщить vivado не пытаться совместить частоты clkA и clkB?
Заранее всем спасибо.

[Shivers]

В общих чертах. Самый главный констрейнт - объявление клока. Он автоматически накладывает ограничения на все триггеры, тактируемые этим клоком. Если есть внешний интерфейс микросхемы, который либо драйверится триггерами на данном клоке, либо принимается этими триггерами, то этот интерфейс надо констрейнить относительно данного клока с помощью set_input_delay/set_output_delay с ключами min/max. Таким образом констрейните один клоковый домен (250), так же констрейните второй клоковый домен (210). Поскольку клоки асинхронные, пути между ними (из домена 250 в домен 210 и наоборот, т.е. в обе стороны) будут нарушаться, и их надо исключить из анализа. Делается это через команды set_false_path -from clk250 -to clk210 и set_false_path -from clk210 -to clk250.

[Anton1990]

В общих чертах. Самый главный констрейнт - объявление клока. Он автоматически накладывает ограничения на все триггеры, тактируемые этим клоком. Если есть внешний интерфейс микросхемы, который либо драйверится триггерами на данном клоке, либо принимается этими триггерами, то этот интерфейс надо констрейнить относительно данного клока с помощью set_input_delay/set_output_delay с ключами min/max. Таким образом констрейните один клоковый домен (250), так же констрейните второй клоковый домен (210). Поскольку клоки асинхронные, пути между ними (из домена 250 в домен 210 и наоборот, т.е. в обе стороны) будут нарушаться, и их надо исключить из анализа. Делается это через команды set_false_path -from clk250 -to clk210 и set_false_path -from clk210 -to clk250.

Я себе это примерно так и представлял. Но у меня возникла загвоздка: имена clk250 и ck210 откуда брать? Эти цепи находятся не на самом верхнем уровне проекта, поэтому просто указать имена clk250 и ck210 не проходит. Требуется видимо иерархическое имя которое можно выудить из схематика после синтеза (ну по крайней мере так советовали). Я прав?

[alexadmin]

Я себе это примерно так и представлял. Но у меня возникла загвоздка: имена clk250 и ck210 откуда брать? Эти цепи находятся не на самом верхнем уровне проекта, поэтому просто указать имена clk250 и ck210 не проходит. Требуется видимо иерархическое имя которое можно выудить из схематика после синтеза (ну по крайней мере так советовали). Я прав?

Проще всего после компиляции проекта запустить тайминг визард - он сам найдет не обконстрейненные клоки и предложит их задать. По крайней мере оттуда можно взять их имя и написать констрэйн самому. Или просто из репорта - там обычно тоже все найденные клоки проекта есть.

[Anton1990]

Проще всего после компиляции проекта запустить тайминг визард - он сам найдет не обконстрейненные клоки и предложит их задать. По крайней мере оттуда можно взять их имя и написать констрэйн самому. Или просто из репорта - там обычно тоже все найденные клоки проекта есть.

Кажется со всем разобрался. Всем спасибо за советы. Тему закрываем.

[AVR]

Кажется со всем разобрался. Всем спасибо за советы. Тему закрываем.

Так не вежливо поступать. Создана тема - в конце темы: решение с подробностями.
Тут не саппорт, где раз решена проблема то и ладно. Это база знаний и решений.