Как отключить оптимизацию регистра в Verilog?, Тайны Verilog Опции

[Lazy_Philosopher]

Доброго времени суток!
Сразу хочу сказать что я новичок во вселенной FPGA да и вообще на форуме. За глупые ошибки не бейте больно
Вопрос простой, но я на него не смог найти рабочего решения:
Как отключить оптимизацию одного конкретного регистра так, чтобы его содержимое отображалось на диаграмме?
В программе я использую сложение define и переменной в регистре а выход такой как будто в условиях только define (хотя значение переменной должно быть присвоено).

В поисках решения я нашел совет ставить следующий комментарий за именем объявленной переменной:
/* synthesis syn_keep = 1 syn_preserve = 1*/
Но очевидного результата это не дало.

Весь код программы я добавлю в случае надобности. Потому что я пока использую примитивный автомат состояний,
и не хочется хвастаться таким произведением.

СПАСИБО ЗА ЛЮБОЙ КОММЕНТАРИЙ!

[Golikov A.]

1. бинарная запись, с явным указанием размера
2. шестнадцетиричная запись, с явным указанием размера
3. десятичная запись, без указания размера, число по умолчанию имеет размер 32 бита

[el.d]

1. бинарная запись, с явным указанием размера
2. шестнадцетиричная запись, с явным указанием размера
3. десятичная запись, без указания размера, число по умолчанию имеет размер 32 бита

Однако, если например сделать раз:

logic [15:0] test;

Сделать два:
test = 0;

То например та же Vivado ничего не скажет о том, что 32 битное число обрезается до 16 бит.

Вопрос, собсно, был вызван тем, что я примерно также и думал, но поигрался с этим делом немного в Vivado 2017 и есть честно не заметил никакой разницы по ресурсам или сообщений синтезатора, что имеются какие-то неиспользуемые биты, которые отбрасываются. Да и работало оно как задумывалось что в симуляции, что в железе. И как бы если нет разницы (интересно было бы послушать, если кто-то эту разницу реально ловил), то зачем писать более длинную конструкцию?

Сообщение отредактировал el.d - Nov 15 2017, 14:55