Как отключить оптимизацию регистра в Verilog?, Тайны Verilog Опции

[Lazy_Philosopher]

Доброго времени суток!
Сразу хочу сказать что я новичок во вселенной FPGA да и вообще на форуме. За глупые ошибки не бейте больно
Вопрос простой, но я на него не смог найти рабочего решения:
Как отключить оптимизацию одного конкретного регистра так, чтобы его содержимое отображалось на диаграмме?
В программе я использую сложение define и переменной в регистре а выход такой как будто в условиях только define (хотя значение переменной должно быть присвоено).

В поисках решения я нашел совет ставить следующий комментарий за именем объявленной переменной:
/* synthesis syn_keep = 1 syn_preserve = 1*/
Но очевидного результата это не дало.

Весь код программы я добавлю в случае надобности. Потому что я пока использую примитивный автомат состояний,
и не хочется хвастаться таким произведением.

СПАСИБО ЗА ЛЮБОЙ КОММЕНТАРИЙ!

[one_eight_seven]

И как бы если нет разницы (интересно было бы послушать, если кто-то эту разницу реально ловил), то зачем писать более длинную конструкцию?

По сути это линтовая ошибка или предупреждение (в зависимости от настроек тула). И на это будут ругаться линтовые тулы и тулы статического анализа кода. В общем-то и в них это чаще warning, чем error. Но, чтобы лишний раз не отвлекаться на ложное срабатывание, лучше писать "более длинно".

И да, если вы работаете в одном туле (например, Vivado), то ваша запись - это ваше личное дело. Но если вы делитесь своим кодом (продавая, отдавая бесплатно, открывая исходный код), то вы не знаете заранее, в каком туле будет происходить работа, и лучше такие моменты искоренять. Но я даже не знаю сегодня тула, который бы сам не смог правильно привести данные. Vivado, Quartus, DC, VCS, ModelSim, Icarus это воспринимают нормально.

Сообщение отредактировал one_eight_seven - Nov 15 2017, 15:17

[RobFPGA]

Приветству!

...
лучше такие моменты искоренять. Но я даже не знаю сегодня тула, который бы сам не смог правильно привести данные. Vivado, Quartus, DC, VCS, ModelSim, Icarus это воспринимают нормально.

Quartus ворчит Wrnning ... на такое при синтезе (раздражает ), Vivado и ModelSim кушают молча.
Но результат правильный и там и там.

Успехов! Rob.