Какое расстояние может петлять сигнальная дорожка LPDDR2 между ног процессора без учета волнового, например при 333МГц Опции

[iiv]

Добрый день,

развожу сейчас LPDD2 на 333МГц. Вроде все должно лечь хорошо, но хочется на некоторых технологических процессах изготовления плат, связанных с внутренними виа сэкономить.

Насмотрелся разводок, что лежат в свободном доступе. Заметил, что часто с пина BGA процессора до того момента, как дорожка попадает на правильный импеданс (когда на соседнем слое есть сплошной плейн земли) проходит 2-3мм, а у некоторых даже и 5-7мм.

В связи с этим и возник вопрос в САБЖе, пожалуйста, подскажите, как примерно можно оценить какое расстояние может петлять сигнальная дорожка LPDDR2 между ног процессора без учета волнового сопротивления если длина дорожки выравнивается в ноль?

Спасибо!

ИИВ

[Tosha1984]

А скажу так: в теории - да.
На практике - класть болт на неравномерности короче 1/6 длины фронта - я делал много раз. Можно.
А чтоб чтоб целую память так развести Это уже на Ваш страх и риск.
Но вообще например китайцы обращаются с чипами DDR3 которые прицеплены как ОЗУ к всяким сервисным процессорам - как с г-ном. Они только требования по выравниванию длин соблюдают. И оно работает.

Сообщение отредактировал Tosha1984 - Nov 18 2017, 12:21

[iiv]

Спасибо большое за советы!

Можно.
А чтоб чтоб целую память так развести Это уже на Ваш страх и риск.

для меня игра может стоить свеч, ибо это может позволить мне из платы с 14 слоями с внутренними переходными опуститься на 6-ти слойную только с глухими виа. Но нужна именно работающая плата, а не макетка для ловли глюков, поэтому просчитываю последствия такого кроилова.

EDIT: конкретно речь идет о разводке платы, в которой будет
плиска 5cseba2,
одна планка памяти EDBA232B2PF-1D-F-R,
один RGMII (14 проводников),
SDCARD (7 проводников) и
клок (два проводника),
но все должно влезть по ширине в 23мм, а длина квази не ограничена.

[Aner]

Спасибо большое за советы!

для меня игра может стоить свеч, ибо это может позволить мне из платы с 14 слоями с внутренними переходными опуститься на 6-ти слойную только с глухими виа. Но нужна именно работающая плата, а не макетка для ловли глюков, поэтому просчитываю последствия такого кроилова.

EDIT: конкретно речь идет о разводке платы, в которой будет
плиска 5cseba2,
одна планка памяти EDBA232B2PF-1D-F-R,
один RGMII (14 проводников),
SDCARD (7 проводников) и
клок (два проводника),
но все должно влезть по ширине в 23мм, а длина квази не ограничена.

... с 14 слоями с внутренними переходными опуститься на 6-ти слойную только с глухими виа. И тем что перечислили - это врядли в 6 слоёв без нарушений.
Хотя станите еще одним "китайцем" всего то.

то есть правильно ли я понимаю, что если мне удачный футпринт памяти и удачное расположение выходных пинов процессора позволяют сделать все 60 трасс длиной до 7.5мм, то их можно разбросать абы как особо ни о чем не задумываясь? Посмотрел внимательнее... в 7.5мм не уложусь, но сделать так, что минимальная будет 5мм, а максимальная - 5+7.5=12.5мм - очень реально. Скажите, пожалуйста, это криминал, или работать будет?

этот криминал работать будет, проверено на китайских платах. Плохо и недолго.

[iiv]

... с 14 слоями с внутренними переходными опуститься на 6-ти слойную только с глухими виа. И тем что перечислили - это врядли в 6 слоёв без нарушений.
Хотя станите еще одним "китайцем" всего то.

На 14 слоях при правильной разводке мне надо иметь 7 сигнальных слоев, достаточно много пространства на тромбоны выравнивания дорожек, а если положить болт на все это дело и вести самыми короткими линиями только с учетом того, что все длины дорожек память-процессор находятся в диапазоне 5-12.5мм на всех 6 слоях, то разводка памяти не выйдет за габариты этого ЕДИНСТВЕННОГО чипа памяти (12х12мм), и оставшаяся часть узкой платы 9-10мм уйдет на честные и широкие языки питания, правильно выровненные LVDSы клока и RGMII. Из-за этого-то и весь сыр-бор.

этот криминал работать будет, проверено на китайских платах. Плохо и недолго.

как я уже писал, я не хочу танцевать с бубном и планирую получить работающую плату. И цель моего вопроса была только в том, чтобы понять, что разрешено, а что есть запрет, который ничем толком не подтвержден.

Если бы у меня была бы полная информация какую конкретно целостность сигнала надо было бы получить, я бы перед посылкой на печать вогнал бы свою разводку в свой FEM-BEM симулятор, посчитал бы все S-параметры и все резонансы, и понял можно ли так делать или нет. Понятно, что наверное это есть в каких-то пакетах, но с ними пока опыта не было и ИМХО, вытащить эти параметры мне будет проще, чем освоить пакеты, тем более FEM-BEM симулятор свой собственный, самолично писанный вплоть до его линейных решателей, что подкрутить или вытащить нужную физику могу быстро (doi: 10.1515/jnma.2007.031, doi: 10.1007/978-3-540-71980-9_42, doi: 10.1002/nla.297).

[Aner]

... что все длины дорожек память-процессор находятся в диапазоне 5-12.5мм на всех 6 слоях, то разводка памяти не выйдет за габариты этого ЕДИНСТВЕННОГО чипа памяти (12х12мм), и оставшаяся часть узкой платы 9-10мм уйдет на честные и широкие языки питания, правильно выровненные LVDSы клока и RGMII. Из-за этого-то и весь сыр-бор.

целостность сигнала надо было бы получить, я бы перед посылкой на печать вогнал бы свою разводку в свой FEM-BEM симулятор, посчитал бы все S-параметры и все резонансы, и понял можно ли так делать или нет. Понятно, что наверное это есть в каких-то пакетах, но с ними пока опыта не было и ИМХО, вытащить эти параметры мне будет проще, чем освоить пакеты, тем более FEM-BEM симулятор свой собственный, самолично писанный вплоть до его линейных решателей, что подкрутить или вытащить нужную физику могу быстро (doi: 10.1515/jnma.2007.031, doi: 10.1007/978-3-540-71980-9_42, doi: 10.1002/nla.297).

Не забудьте про -> signal trace lengths, те что от шарика до поинта на кристале иначе можете при выравнивании промахнуться мимо вашего допуска в 5...7мм. Ну и Гиперлинкс вам поможет если что. И глазковую с джиттерами можете там же видеть.
И если для себя сами все тащите, и железо и софт, то совет верный начните с SoM. Там хоть все уже оттестировано по железу, и софт отладить уверенно можно.

[iiv]

Не забудьте про -> signal trace lengths, те что от шарика до поинта на кристале

я понимаю, что я большой красный стояночный тормоз, но обгуглился и таки не нашел это для моих микросхем, конкретно интересует:

1. память LPDDR2: нужна EDBA232B2PB-1D или EDBA232B2PF-1D и очень желательна EDB8132B4PM-1D-F,
2. плиска 5CSEBA2U19C8N и может быть 5CSEBA4U19C8N и 5CSEBA5U19C8N

Пожалуйста, научите искать или тыкните носом где написаны эти характеристики (задержки от шарика до кристалла) для вышеуказанных микросхем!

Спасибо!!!

ИИВ

[Tosha1984]

Пожалуйста, научите искать или тыкните носом где написаны эти характеристики (задержки от шарика до кристалла) для вышеуказанных микросхем!

Ох.
Вообще глобально эту информацию можно вытянуть из тайминг репортов системы проектирования FPGA. Не скажу как это выглядит у Альтеры, но у Xilinx например это задержка от IOBUF до пэда.
Но вообще - когда Вам производитель микросхемы пищет в даташите требования по выравниванию - в них его собственные разбежки длин уже учтены.