Добрый день,

развожу сейчас LPDD2 на 333МГц. Вроде все должно лечь хорошо, но хочется на некоторых технологических процессах изготовления плат, связанных с внутренними виа сэкономить.

Насмотрелся разводок, что лежат в свободном доступе. Заметил, что часто с пина BGA процессора до того момента, как дорожка попадает на правильный импеданс (когда на соседнем слое есть сплошной плейн земли) проходит 2-3мм, а у некоторых даже и 5-7мм.

В связи с этим и возник вопрос в САБЖе, пожалуйста, подскажите, как примерно можно оценить какое расстояние может петлять сигнальная дорожка LPDDR2 между ног процессора без учета волнового сопротивления если длина дорожки выравнивается в ноль?

Спасибо!

ИИВ

Неравномерность в линии короче 7.5мм оно даже не заметит.
Ниже откуда эта цифра.
Когда не известен фронт сигнала - можно считать что длительность фронта примерно 1/10 от Найквиста. - то есть примерно 0.3нс.
0.3нс - это примерно 45мм на печатной плате.
Критическая длина при которой из зоны Low-Speed мы переключаемся в High-Speed (где важны все эти импедансы) - примерно 1/6 от длины фронта - то есть примерно 7.5мм.
То есть условно - если бы длина трассы от чипа до памяти была бы в пределах 7.5мм - то вам не нужно было бы думать о согласовании линии, перекрестных помехах и прочем - можно было бы просто соединить два пэда.
То же самое касается неравномерностей короче 7.5мм. Ими можно пренебречь. В Ваше полосе частот их не будет видно на TDR.

то есть правильно ли я понимаю, что если мне удачный футпринт памяти и удачное расположение выходных пинов процессора позволяют сделать все 60 трасс длиной до 7.5мм, то их можно разбросать абы как особо ни о чем не задумываясь? Посмотрел внимательнее... в 7.5мм не уложусь, но сделать так, что минимальная будет 5мм, а максимальная - 5+7.5=12.5мм - очень реально. Скажите, пожалуйста, это криминал, или работать будет?

А скажу так: в теории - да.
На практике - класть болт на неравномерности короче 1/6 длины фронта - я делал много раз. Можно.
А чтоб чтоб целую память так развести Это уже на Ваш страх и риск.
Но вообще например китайцы обращаются с чипами DDR3 которые прицеплены как ОЗУ к всяким сервисным процессорам - как с г-ном. Они только требования по выравниванию длин соблюдают. И оно работает.

Спасибо большое за советы!

для меня игра может стоить свеч, ибо это может позволить мне из платы с 14 слоями с внутренними переходными опуститься на 6-ти слойную только с глухими виа. Но нужна именно работающая плата, а не макетка для ловли глюков, поэтому просчитываю последствия такого кроилова.

EDIT: конкретно речь идет о разводке платы, в которой будет
плиска 5cseba2,
одна планка памяти EDBA232B2PF-1D-F-R,
один RGMII (14 проводников),
SDCARD (7 проводников) и
клок (два проводника),
но все должно влезть по ширине в 23мм, а длина квази не ограничена.

Ну смотрите.
Я чичас глянул Intel PDG на Skylake.
У них там брейкауты DQ/DQS для DDR4 по 500mil - это 12.7мм.

... с 14 слоями с внутренними переходными опуститься на 6-ти слойную только с глухими виа. И тем что перечислили - это врядли в 6 слоёв без нарушений.
Хотя станите еще одним "китайцем" всего то.


этот криминал работать будет, проверено на китайских платах. Плохо и недолго.

На 14 слоях при правильной разводке мне надо иметь 7 сигнальных слоев, достаточно много пространства на тромбоны выравнивания дорожек, а если положить болт на все это дело и вести самыми короткими линиями только с учетом того, что все длины дорожек память-процессор находятся в диапазоне 5-12.5мм на всех 6 слоях, то разводка памяти не выйдет за габариты этого ЕДИНСТВЕННОГО чипа памяти (12х12мм), и оставшаяся часть узкой платы 9-10мм уйдет на честные и широкие языки питания, правильно выровненные LVDSы клока и RGMII. Из-за этого-то и весь сыр-бор.


как я уже писал, я не хочу танцевать с бубном и планирую получить работающую плату. И цель моего вопроса была только в том, чтобы понять, что разрешено, а что есть запрет, который ничем толком не подтвержден.

Если бы у меня была бы полная информация какую конкретно целостность сигнала надо было бы получить, я бы перед посылкой на печать вогнал бы свою разводку в свой FEM-BEM симулятор, посчитал бы все S-параметры и все резонансы, и понял можно ли так делать или нет. Понятно, что наверное это есть в каких-то пакетах, но с ними пока опыта не было и ИМХО, вытащить эти параметры мне будет проще, чем освоить пакеты, тем более FEM-BEM симулятор свой собственный, самолично писанный вплоть до его линейных решателей, что подкрутить или вытащить нужную физику могу быстро (doi: 10.1515/jnma.2007.031, doi: 10.1007/978-3-540-71980-9_42, doi: 10.1002/nla.297).

Весьма спорно. И насчет плохо и насчет недолго.
Особенно вопрос вызывает слово "недолго"?

Просто нужно понимать что такое 1/6 фронта - физический смысл.
У Вас на передатчике начинает формироваться фронт. Через 1/6 от себя он уже на приемнике и формируется первое отражение из-за не согласования.
Оно идет обратно и через 2/6 оно на передатчике.
Далее оно накладывается на исходный сигнал и вторично отражается от передатчика (а там все еще фронт формируется - то есть переходный процесс).
В конечном итоге к моменту окончания формирования фронта сигнала все "туда-сюда-обратно" уже закончится - будет небольшой овер/андер-шот в том месте где фронт перейдет в полку. То есть отражения, перекрестные помехи, затухания и прочие High-Speed вещи практически не влияют на качество сигнала.
А вот если бы оно только началось (в случае длинной линии) - было намного печальнее.

Беда китайцев в том, что зная на что можно забить а на что нет - они часто не понимают почему.
А мы часто знаем почему - но бздим. Ведь в американском даташите написано - а американские индусы/китацы наверняка гуру и эксперты и не могли чего-то написать просто так.

Да, говоря "китайцы" я обычно имею в виду Quanta, MSI, Asus, Wistron и прочих. Тех самых, которые делают борды для HP, Dell, Toshiba, Intel, IBM и далее по списку.
У меня культурный шок случился 7 лет назад - после того как я упарывался и дугами рисовал на плате FC 1G - увидел что они PCIe gen1 разводят как I2C какой-нить - переходушки с питанием ставят между P/N проводниками, за GND рефренс вылазят - и оно работает.
Это не значит что надо за ними повторять - но надо понимать где можно расслабиться, а где нет.

Автору поста: Никто не возьмет на себя ответственность и не скажет прямо - нарушайте или не нарушайте. Вы инженер - ищите компромиссы. Идеальных разводок - не бывает.
Но за разницу между 6 и 14 слоями - я бы очень крепко призадумался. А бы даже другое выражение использовал тут
14 слоев, кстати, на большинстве фабов (в отличие от 12, кстати) - это не типовый процесс - там цена очень сильно другая как правило. Как минимум до 12 слоев имеет смысл опуститься. По этой границе водораздел обычно идет между дорогой PCB и стандартной в контексте слойности.

Супер, спасибо, большое Tosha1984!!! Это реально мне очень важно для общего понимания!!! Я аналогично исходя из похожих соображений развел недавно соединение 17 LVDS на частотах 160МГц DDR по принципу чтоб все было минимально по длине и оно действительно заработало на одной плате на 2х слоях, на другой на 4-х, но бех плейнов.


так как в этом проекте я и схемотехник, и трассировщик, и паяльщик, и софтописатель, а, ну и инвестор всего этого одновременно, все идет полностью под мою же ответственность. Не получилось - сам дурак и сам профукал свои же деньги и время.


да, я имел ввиду, что в 14 слоев я вписывался, но по цене получалось, что 14 и 16 одинаково у многих печатников. Цену которую мне озвучивали 3.5кевро за 5 плат размера 23х130мм, и она конечно же не сопоставима с 6-ти слойкой.

И причина этого очень проста- ТС постоянно пытается сделать платы целиком и полностью основанные на

Это не наезд и не троллинг, просто тут речь не о псб дизайне Только о пределе грязных хаков которого физически можно достичь- таких тем здесь достаточно.

А вот переход с 16/14 слоев на 6 слойку HDI(с какой формулой?) это конечно интересно, сам бы посмотрел "до" и "после".

так не без Вашей же помощи, если бы не Ваши советы, у меня бы точно бы не получилось, поэтому очень-очень Вам благодарен за тогдашнюю помощь советами и сочувствие!


ну да, пока это в планах - грубая оценка - да, я должен вписаться в 6 слоев, возможно в 8 (глухие переходные, 0.2мм дырки и 0.1мм проводники и расстояния между ними, но без внутренних виа), если удастся обойти ограничения наличия плейнов под сигнальными дорожками - футпринт памяти ИМХО, идеальный, частоты тоже не ужасные, и хочется это по максимуму использовать, тем более, что если я смогу плату сделать вместо 23мм только 22мм, то мне сильно проще будет с корпусом, где можно тоже многое в производстве сэкономить.

Да, также надо все мои слова рассматривать в контексте что я не профессиональный трассировщик-разводчик, но мне это просто надо сделать и оно должно работать.

+

Я потому и пишу что никакого тролинга и/или наездов с моей стороны не нужно ждать или подозревать- просто хочу сказать что многие препятствия и барьеры Вы ,судя по всему, сами себе и сделали .

Опять же, что именно Вы хотите положить через микровиа? Какую формулу хотите применить? У меня почему-то стойкое ощущение что вся Ваша конструкция встанет на самой обычной 6 слойке Ну может 8 слоев, ладно- но 16 слоев?

проблемы-то просты до невозможности - и тогда и сейчас у меня не сильно много есть и времени и средств, поэтому многое решается теми хаками, которые я могу финансово или во временной области сделать.

Я очень надеюсь, что скоро таки выйду из этой полосы и смогу эти вопросы решать правильнее, не жмотя на спичках.


я исходил из грубой пробной своей разводки, что мне надо от плиски до памяти провести 60 дорожек, плюс 14 дорожек на RGMII, плюс SDCARD + два LVDS клока, так, что все это подходит с одной стороны к плиске по плате 23мм шириной + довольно много питаний на плиску и аналоговую часть. К самой плиске с другой стороны снова те самые 17 LVDSов и еще с 20 GPIO подсоединены и другую сторону трогать не реально, тем более, что у меня есть свой референс, который у меня стабильно работает и я хочу оттуда все срисовать.

Если брать классически 0.1мм препрег, то на дорожку надо рассчитывать 0.5мм (сама дорожка 0.12мм, остальное - до соседней дорожки), но если есть выравнивания, то одна дорожка требует примерно 1.5-1.7мм ширины на двух слоях между препрегом. При моих 90 дорожках мне надо 23х7мм использовать на разводку, то есть 23мм - ширина платы и 7 препрегов с суммарно 14 слоями. Пробно я это начал получать, но как-то мне это очень не понравилось.

Понятно, что можно выравнивания по RGMII и остальной переферии задвинуть вдаль, на этом сэкономив примерно 2 слоя уронив дизайн в 12 слоев. Но тут пока даже про питание ни слова, хотя и на это у меня есть хак - иметь только +15В и локальные милипизерные DC-DC типа tps82130. Я их много пользовал до этого и мне они по шумам, вернее по их отсутствию очень нравятся. Но всяко это 2мм на двух слоях с выемками на сами конверторы и их обвес съедает.

Если же большую часть дорожек памяти удастся вести в лоб, без учета импеданса с соседнего плейна, то в районе память-плиска мне вместо 12 слоев нужно будет только 6, ну а RGMII я как-то на оставшихся нескольких миллиметрах по правилам протащу.

Собственно вот. Если это изначально очевидно было, то прошу прощения за наивность новичка. Я в этом вопросе начинающий, и больше 4-х слоев (довольно хакнутых) не разводил, поэтому могу многое не знать, и конечно же очень буду благодарен за любые советы!

Спасибо!

ИИВ

В многослойках важна толщина по меди в слоях. К примеру иногда использую медь 18 микрон внутри, и делаю по минимуму 75 микрон дорожки, зазаоры соответственно. На топе, боттоме эти 18 до 35 доращивают за счет метализации, там только по 100 микрон можно. Может поможет, узнайте на вашей фабе.
Ну и препрег 63 микрона можете использовать с вашими то слоями.

да, верно, 75-микронной дорожкой и очень тонким преппрегом можно хорошо место сэкономить, правда у тех, у кого я платы делал ценник на 8 слоев с такой технологией получался выше, чем если 100микрон и 12 слоев, поэтому я в этом направлении не посматривал. Мне и на прототипах (коих будет не один и два) хочется сэкономить, да и в масспродукции (10-100к в год) задорого не хотелось бы делать.

Если я правильно определил парты по поиску, то Вы пытаетесь положить "обычную"(не PoP) фпга шириной 23мм на плату шириной 23мм при этом используя PoP LPDDR2. Оба прибора насколько можно понять EOL, возможно до кучи другого из Вашего BoM- тоже.

Поставить PoP как обычный корпус на плату можно- задумка не та, но технически это осуществимо. Однако зачем здесь 16 слоев понять можно только взглянув на то как Вы скомпоновали борду: на 16 слоях можно развести например 2 ранка DDR4 memory down расположенных с одного направления корпуса(т.е. ранк за ранком), а если корпус оптимизированный(аля интел) то и того больше. У Вас же одна 32х битная микросхема для которой почти ничего не нужно выдумывать или потеть даже при установке на борду, в силу размера и пинаута. Физик эзернета? Тоже не должно быть никаких проблем, у Вас не какой-нибудь PAM-4. Так откуда проблемы взялись? У Вас есть скриншоты компоновки?

Не проще ли будет купить SoM и сделать под него несущую плату?

Не забудьте про -> signal trace lengths, те что от шарика до поинта на кристале иначе можете при выравнивании промахнуться мимо вашего допуска в 5...7мм. Ну и Гиперлинкс вам поможет если что. И глазковую с джиттерами можете там же видеть.
И если для себя сами все тащите, и железо и софт, то совет верный начните с SoM. Там хоть все уже оттестировано по железу, и софт отладить уверенно можно.

Огромное спасибо всем за советы!


плата самого прибора с SoM у меня есть и там все идеально работает и софт отлажен. Я бы не в жизни не полез в эту разводку, если бы падлюка Интел вдруг ни с того ни сего не отказался от линейки Интел-Эдисон и Интел-Джоуль. Мне Джоуль по производительности (полностью) и размером корпуса (почти) устраивал, но из-за интеловских косяков у них SPI работал на 6МБитах вместо 2х25МБитс, а мне сильно не хватало и приходилось использовать Интел-Эдисон, который слегка по производительности не дотягивал и в нем тоже только 15МБитс было... В общем я мог пока с этим как-то криво-косо уживаться, но летом этого года Интел отказался поддерживать Эдисон и Джоуль, перестал их производить, и я не смог найти аналогичный SoM.

Мои требования что мне надо иметь:
* 1ГБайт памяти, но лучше 2ГБайта,
* минимум 300МФлопс, но лучше 500-600МФлопсов и именно на процессоре,
* примерно 64ГБайта внешней памяти (SDCARD или еще чего),
* адекватно быстрый доступ на внешний мир, чтобы веб мордой можно было показывать и иногда даже визуализировать научные данные (2Д и 3Д ЯМР спектры) (USB2.0 или Ethernet 100MBit и больше) - раньне пользовал USB от Интел-Эдисона,
* разумно быстрый (20МБит/с примерно, но лучше больше) и с минимальной латентностью канал на плиску,
* плиска, на которой постоянно крутятся 30-40ГМип/с-30-40ГФлоп/с вычисления и имеет прямой доступ на 16битный 2х канальный 160МГц оцифровщик (эта часть хорошо отладилась в ранних разводках).
* корпус 26мм если я довольно геморно корпусирую сам аппарат (для юзера не сильно удобное), и 22-23мм если корпусирование простое и удобное.

Подходящих сомов на рынке нет и не предвидится... Летом тряс электроникс и всем миром решили, что альтернативы нет...

Единственно что получается - CycloneV-SoC плюс полная разводка всего: RGMII, DDR2/DDR3/LPDDR2, SDCARD и сам кристалл плиски работает как плиска и как вычислительный процессор.

Так как на соме все работает еще лета, я перенес софт на демо борду от терасика DE10-SoC и все там отладил. То есть софт тьфу-тьфу, должен после разводки без танцев с бубном поехать сразу как только я назначу в нем новые пины.

Понятно, что если разводка что-то изменит, я, могу в разумных пределах подстроить в софте (для процессоров и для плиски) все, что мне надо, так как это полностью мною разработанный пакет.


я тоже очень надеюсь, что мне не нужно 12 или даже 16 слоев, и списываю свои приблизительные расчеты на свое неумение и пытаюсь по максимуму разобраться как это можно безболезненно оптимизировать.


Простите, пожалуйста, а что такое PoP FPGA? Та, которая с процессором? Да, мне нужна с процессором.

Плиска в корпусе BGA484 с шагом 0.8мм, плиска CycloneV-SoC 5cseba2 или в том же корпусе, но пожирнее но с полной совместимостью по пинам, то есть плиска 19мм.
Память: EDBA232B2PF-1D-F-R, или ее полностью совместимый аналог на 1ГБайт, скажите, пожалуйста, правильно ли я понимаю, что это самый удобный и легкий по разводке корпус?
RGMII KSZ9031RNX (взял из даташита терасика, чтобы не придумывать как это разводить),
клок LMK03318 (в SoM дизайне пользовал, и так как там есть куча свободных незапрограммированных выхоодов, могу их попользовать для тактирования HPS и RGMII).

Из-за проблем с корпусом всего этого дела надо точно вписаться в 23.2мм, но желательно чуть-чуть еще меньше, идеально в 22мм.


пока стыдно их показывать, так как постоянно перерисовываю, но заметил, что слои плодятся ужасно и нет понимания как это пресекать.

Скажите, пожалуйста, разумно ли я выбрал технологию:

дорожки и зазоры 0.1мм, дырки 0.2мм, в плиске (которая с шагом 0.8мм) планирую ставить глухие виа, но не планировать (или постараться) не ставить внутренние переходные (сильно стоимость производства подскакивает). Препреги 0.1мм. Дорожки получаются 0.17мм, расстояния между дорожками 0.17*3=0.5мм, удлинять преимущественно тромбонами, а не змейками в целях экономии места.

Слои - сколько получится, но по идее из общего здесь обсуждения я должен точно вписаться в 8 слоев, правда пока у меня получалось только 14 слоев, поэтому я и бил тревогу. Если удастся поиграться на длине разброса до 7.5мм, то может и на 6 слоев рассчитывать.

Если я не прав, тыкните, пожалуйста, что в технологии изменить!

Спасибо!

ИИВ

Вы граунд слои не сократите случайно. Да и для диф пар волновое определит расстояние между проводами, ширину, зазоры и препреги. Хотя их у вас не много, но отъедят места достаточно. Так что не расслабляйтесь, калькулируйте ...

я понимаю, что я большой красный стояночный тормоз, но обгуглился и таки не нашел это для моих микросхем, конкретно интересует:

1. память LPDDR2: нужна EDBA232B2PB-1D или EDBA232B2PF-1D и очень желательна EDB8132B4PM-1D-F,
2. плиска 5CSEBA2U19C8N и может быть 5CSEBA4U19C8N и 5CSEBA5U19C8N

Пожалуйста, научите искать или тыкните носом где написаны эти характеристики (задержки от шарика до кристалла) для вышеуказанных микросхем!

Спасибо!!!

ИИВ

Это как боязнь публичных выступлений- ну закидают помидорами и что? Пофигу на всех этим форумных критиканов и ядовитых комментаторов- важно что информация идет которую легко проверить самому - выкладывайте смело.

PoP= Package On Package, т.е. монтаж на бга субстрат процессора сверху.

Интересно посмотреть как Вы хотите сэкономить на продукции выбирая плис отличающиеся чуть ли не в полтора раза в цене а также продукты со статусом Non-Stock(отпускаются только большими количествами) либо EOL(снято с производства.)

А откуда такие цифры взялись?

Перечисленное лишь говорит о недостатке информации-начиная с annular ring заканчивая массой другого. Что касается тромбона- он лучше подходит для компенсированный "больших" разбегов, для "меньших" используется аккордеон. Закладываться на что-то одно не имея картины- опрометчиво

Вы случайно не в кикаде собрались это делать?

Если не считать размеров то по цене,потреблению, интерфейсам и удобстве разводки можно было бы предложить атом, но грязные хаки тут скорее всего уже не пройдут С другой стороны на 100к можете отдать китайской ODM, Вам сделают борду.

Спасибо большое за советы и комментарии!

если брать findchip.com цену и сравнить то, что я пользовал раньше: FPGA 50бакс и Интел Джоуль 200Бакс, то при переходе на плис со встроенным процессором (даже пожирнее плиски) цена составляет всего-то 100бакс плюс память 22 бакса. На лицо реальная экономия. Даже если вписываться в старом дизайне с интел эдисоном, то цена так на так получается. А удобство того, что плиска соединена с процессором внутри корпуса с минимальной латентностью для моей задачи также очень важна и позволяет добавить в аппаратуру несколько удобных пользователю фитч.

С памятью - не соглашусь с вами тоже, на кошках можно по-штучно купить за 11 бакс в эрроу планку на 1ГБайт, а в продукции воткнуть 2ГБайта за 22 бакса.

Если вдруг у вас будет идея какую другую простую в разводке память на 2ГБайта попользовать, с преогромной благодарностью выслушаю Ваши советы!


так как делаю это пока временно в кикаде, не хотелось это делать, но надеюсь, таки на этой неделе с оркадом вопрос решится, тогда и буду выкладывать.


так примерно накидайте, пожалуйста, в какое направление смотреть, а то реально вижу, что делаю не так, но не понимаю, как разумнее!


это из габаритов аппаратуры, тут сложно с этим что-то сделать.

Ох.
Вообще глобально эту информацию можно вытянуть из тайминг репортов системы проектирования FPGA. Не скажу как это выглядит у Альтеры, но у Xilinx например это задержка от IOBUF до пэда.
Но вообще - когда Вам производитель микросхемы пищет в даташите требования по выравниванию - в них его собственные разбежки длин уже учтены.

То Вы проиграете атому по ссылке который стоит чуть больше 30 баксов, потребляет порядка 10Вт и имеет массу других преимуществ- я правда не понял как Вы смотрите через тот сайт(он же умер вроде давно): сам смотрю через октопарт и через "свое".

За такие деньги можно собрать бом на х86 с одним ранком ддр4 и до кучи всего остального, включая хорошие физики эзернета от марвелов и броадкомов, а если постараться то еще и на плату хватит.

Насколько я помню Вы находитесь в EU, и вроде даже как в Германии- тогда смотрите на DDR3/4 MCP: в случае с атомом по ссылке у которого один ранк DDR4 прекрасно подойдут MCP от Mercury Systems, наподобие тех что обсуждались в этой ветке.

Не нужно никого и ничего бояться- выкладывайте как есть.

Для начала получите хотя бы Design Rules Kit от Вашего производителя и определитесь с IPC Class для платы.

Именно так- хотя иногда можно попросить табличку экселевскую у FAE.

провидимому в этом у нас с вами есть глобальное недопонимание.

Я исхожу из того, что мне одновременно надобно минимум
100 умножителей 18 битных (в плиске) работающих на частоте хотя бы 240МГц, ну а лучше 150 умножителей, ну и логики, понятно, в придачу,
около 500МФлопсов в процессоре, с которым есть хорошая связь с маленькой латентностью (да, мне надобно на этом процессоре lapack/blas библиотеки, поэтому ниосы идут лесом),
я не сильно представляю как можно иметь это все с атома за 30 бакс. Не факт, что он даже 500МФлопс покажет, они от одной версии к другой часто сильно отличаются.

То есть мною озвученная цена 100 бакс за плиску включает модель с 174 умножителями и два ядра процессора, которые делают атом (даже четырехядерный) на двойной точности как тузик грелку. Ну с 2ГБайтовой-то памятью за 22 бакса у Вас, надеюсь, нет возражений? Лезть на DDR3-DDR4 - ИМХО, бессмысленно, так как плиска всяко больше 400МГц по шине не поддержит, я понимаю, что я выбрал более медленную память LPDDR2, но именно из-за того, что она в 2ГБайтах одним куском и разводка проще. Если есть какие-то адекватные альтернативы, пожалуйста, поделитесь Вашим мнением!

Теперь о потреблении.
То, что у меня было (версия с CycloneV + Intel Joule или Edison) со своей недецкой производительностью, потребляло у меня 6 ватт на плиске и 1 ватт на процессоре, то есть 7Ваттт. При переносе на демоборду DE10-SoC, где все вычисления идут на CycloneV-SoC этого же дизайна общее потребление этой борды со всеми свистелками и перделками (а эти перделки не попадут на мою плату) упало до 6Ватт. И на черта мне этот Атом с 10ваттным потреблением, который все равно не сможет решать мои задачи без плиски или недецкого OpenCL ускорителя типа Mali T7xx? Я могу свой софт так изуродовать, что он будет считаться на этой куцей графической карте, но это будет очень криво и я не хотел бы идти по этому пути.


я и не против, и, как я понимаю, речь идет о W3J512M32GT-XB2X но ведь:
1. надо где-то ее купить, а ждать долго и нудно у немцев коммерческое предложение у меня нет желания,
2. не сильно вижу смысл использовать память быстрее 400МГц и за скорость платить, если сам процессор (Cyclone-V-SoC) такие скорости не поддерживает. Я конечно понимаю, что можно на аррию переползти, но мне это будет дорого и без надобности.


ну да... просил у multi-circuit-boards.eu , pcbpool.com и нескольких китайцев, у кого делал платы до этого, все попросили прислать гербер чтоб подумать и написать сколько будет стоить изготовление, но ни одна падлюка не ответила именно с внятным мануалом по Design Rules Kit.


ага, вот когда это память присобаченная к плисочасти - то да, в квартусе я такое где-то видел, а вот если память к процессору привязана, квартус молчит как партизан.

Т.е. внезапно медленный задохлый циклон соединенный абы как с недопроцессором джоли оказался вдруг гораздо производительнeе атома дли мини серверов? В таком случае непонимание действительно есть

А Вы знаете сколько у атома производительность?

Очень большие сомнения в этих цифрах- на 99% могу сказать что не верю.

А у них и нет того что Вы просите.

у меня довольно хитрая структура вычислений, если решать исходную задачу в лоб на хорошем компьютере (у меня есть что-то под рукой с 24ТФлопсами пиковой), симулируя приходящие данные с оцифровщиков, то для решения этой задачи мне надобно 10 миллиардов вычислений синусов/косинусов и арктангенсов в секунду с примерно 40 битной мантиссой (i7 нервно курит в сторонке, про атом даже думать не будем).

В плиске же этот алгоритм вписывается если пользовать 150 умножителей клоча их на частоте 240МГц, и, понятно пользуя всякие остальные плисоудобства в виде блочной памяти и логики.

Но чисто этот алгоритм не может жить сам по себе без еще одного алгоритма (сингулярное разложение), которое мне надобно выполнять регулярно для очень маленькой матрицы. На ниосах это сделать не получается, так как для этого куска надобно 500МФлопсов: матрицы маленькие, где-то 20х20, но выполнять надо часто, где-то раз в 100 мкс, поэтому нужна хорошая скорость обмена между плиской и процессором, и хорошая латентность, чтобы протащить информацию для этой матрицы на процессор и результат вычислений на плиску (в компактном виде это генерит трафик около 3МБайтов в секунду) + матрицы получаются на основе прыганья по постоянно обновляемой базе данных, для котоорой надобно 1-2 ГБайта оперативки. Задержка в 30-50 микросекунд приведет к полному останову системы и потере данных за последние 2-3 минуты, то есть это очень не желательно делать.


1.5 DP FLOPs/cycle: scalar SSE2 addition + scalar SSE2 multiplication every other cycle
то есть два его ядра на полной (разогнанной частоте) 2.1ГГц покажут в пике 6.3ГФлопса, лапак (в варианте MKL) покажет где-то 4ГФлопса если ну очень сильно повезет, а на реальных задачах если и будет 2ГФлопса, то можно сильно радоваться.

EDIT: мне интеловская архитектура больше нравится, так как на ней без танцев с бубнами лапаки ходят и мне проще с моими софтами, которые сильно от lapack/blas зависят, но не всегда эти интелы бывают достаточно производительными за ватт и/или за бакс.

Еще лучше Циклон младший обошел Core i7. Нет, не верю- даже если алгоритм очень хитрый, это нонсенс. Я бы сомневался даже если речь шла о комбинации армов с дсп, но полноценный х86(не говоря о топ процессорах)- это чушь. Переубеждать бесполезно


Можете взглянуть на тегру, там простор большой.

проблем нет, этот спор окончим

так, на всякий случай, не Вам, а тем кому может будет интересно: i7 на такт и тред дает 8 операций с двойной точностью, то есть в пике при 3ГГц и 8 тредах - это будет всего-то 200ГФлопсов. Если по алгоритму позволительно соскалировать экспоненту, а длинную мантиссу иметь на сложении, то 240МГц на 150 умножителей и столько же сумматоров дадут уже 72ГФлопса, а если часть операций можно индексировать блочно с таблицы, (в i7 на это теряется такт с первого кеша), то недостающий фактор в 3-5 раз за счет правильной структуры алгоритма позволяет сделать Core i7 дохлым циклоном, при том, что Core i7 в этот момент жрет под 100Ватт (их розетки там все 200 Ватт получается), а циклон - всего 6 Ватт. Но конечно стоит заметить, что для произвольных ветвящихся и слабо параллельных алгоритмов расклад бывает далеко не в пользу циклона.


не хочу взглядывать, так как довольно хорошо владею темой являясь с 2008 года поставщиком в NVidia услуг по GPU/CUDA и суперкомпьютингу в Европе, смотрим
http://www.nvidia.com/object/cuda_consultants.html и ищем там фирму Элегантная математика, в которой я работаю.

Конечно- спорить тут не о чем

Да-да, припоминаю что Вы это где-то говорили- но не напомните в чем причина? Тоже слабее циклона? И почему тогда именно циклон а не цинки?

Сайт жесть конечно

iiv тут прав с параллельными вычислениями. Intel не лучший, каждому свое. Также например для роутеров, Intel проигрывает другим процам. В этом же плане никто и не думает в графическую карту ставить Intel. Еще пример с ускорителями к примеру Tesla 80. Цинки с ARM процами внутри это же компромисс, жертвуется часть пространства на кристалле. Опять таки под ограниченный круг задач. Аппаратные солверы только на FPGA эффективны.

Еще по теме TC_а. В FPGA вы можете мапить много чего, то же подключение к DDR2/3/4, отсюда и доп удобства и трудности для подсчета задержки от шара до кристала в отличии от SoC где есть жесткая привязка к шарам. Хотя и не совсем. Тот же стандарт для DDR2/3/4 позволяет менять (мапить) между собой для удобства разводки ( уходить от перекрещиваний ) шины данных побайтно, или провода внутри байта, НО! не трогая DQ0.

Еще, если Orcad/Allegro не освоен вами, то некоторое время потребуется, это вам не кикад который за неделю другую можно освоить. Там много чего специфического с наворотами особено для диф пар, выравниваний.

а в циклоне 150 умножителей на 240МГц тоже плавающей запятой двойной точности?
даже в "никаком" атоме x5-z8350 (BGA592 17x17mm) который для "процессорной" части 500МФлопов пожалуй выдаст, ещё есть встроенная графика, которая сотню Гфлопсов, правда с одинарной точностью, вроде обеспечивать должна.
а данные с АЦП в него можно попробовать протащить через USB3/PCIe/MIPICSI плисиной куда попроще.

Бывает даже по воздуху, около 1см.

Увы, нет Если бы речь шла о том чтобы перенести проект забивающий до отказа емкость топовых арий 10 то еще можно было бы думать, но младший циклон- нет.

Это не соответствует действительности- у контроллера фпга нет фиксированных битов, причем тут стандарт вообще? Стандарты для для указанных типов памяти не описывают фиксированных битов. Такие биты есть только на кривых реализациях контроллера памяти по типу i.MX6.

Вот вот... Меня недавно наши программеры шокировали тем, что пол гига по ПЛД разъему протащили. Микрухи, конечно, близко к разъему на обеих платах, но ПЛД... Всегда считал, что у него потолок в несколько мегагерц... Ан нате вам, чудеса... И ведь молчали, когда плату разводили, какие частоты будут, а я себя успокоим, что, де, низкочастотный же разъем, что может случиться...

Не дочитал или не понял? Я же то самое и писал, что с фпга проще там можно мапить в отличие от SoC. А пишешь: Это не соответствует действительности. Жуть. Ну а затем как ты разводишь DDR не зная о стандарте JESD79хх? ....-> https://e2e.ti.com/support/arm/sitara_arm/f/791/t/318881

В любом общем случае нет никаких фиксированных битов- ни в FPGA, ни SoC ни в чем бы то ни было еще. Любой контроллер с фиксированными битами является отклонением.

Это ваша очередное вангование? А развожу вполне себе, никто не жалуется

Рекомендую ознакомиться
https://forums.xilinx.com/t5/Memory-Interfa...ide/td-p/164558
https://www.altera.com/support/support-reso...102013_643.html

ПС. Не припомню чтобы с вами перешел на "ты"- если вы вдруг решили стартовать с этого поста то напрасно: никаких преимуществ это не даст, зато выглядеть будете соответствующе

Ага, большинство SoC с отклонениями по EvilWrecker_у, ну-ну. Например жестко зафиксированы адресные пины, которые нельзя менять на соседние и тд.

Адреса/контроль/команды никогда никто не свапает- возможен только mirroring адресов в ряде случаев и некоторые "сверх возможности" контроллера как например в Tegra K1. Свапают биты в байтлейне и байтлейны друг с другом и в общем виде там нет фиксированых битов, пока не зашла речь о специфической реализации контроллера памяти для конкретного камня.

для DDR3 там же, ... mirroring адресов запрещен, так как эти пины используются еще и для передачи конфиг команд.

Да неужели?

Зачем же так сразу на DIMMы переходить, нехорошо. -> Table 3. Byte lane to data strobe and data mask mapping -> https://www.nxp.com/files-static/32bit/doc/...note/AN3940.pdf
И где там mirroring ...? В нелюбимой вами фриске.

Чтобы понятно на вашем уровне вам ответить, мне надобно знать ваш уровень знаний в параллельных вычислениях. Поделитесь, пожалуйста, несколькими DOI на ваши публикации по параллельным вычислениям, я по ним ваш уровень знаний оценю и тогда отвечу на ваш вопрос, а без этого, реально будет сложно. Если хотите взаимности - да, пожалуйста, ссылку на мои пару десятков статей, большей частью вокруг до около вычислительной математики и суперкомпьютинга с общим числом цитирования 700+ ссылок на меня готов предоставить.


да, может и жесть, но на него уже 10 лет как ссылается Нвидия, а на вас кто ссылается,
вы наш?

Про multi-circuit-boards.eu странно как-то, то вы их советуете
то нет

наверное у вас есть специальные супер военные производители, известные только вам, которые могут все за любой каприз, только вы это никогда ни кому не расскажете.



Спасибо большое, Aner, за советы!

если к плисочасти подключать, то да, но я-то хотел удобства, и подключаться процессорной части, иметь там обычный линукс со всеми стандартными лапаками и бласами, и быструю связь с плиской, чтобы удобно считать.

Большинство современных вычислительных алгоритмов хорошо параллелятся, но мизерная доля вычислений обычно параллелится плохо. По закону Амдала хорошо параллельная часть ускоряется сильно, но мизерная не параллельная сильно тормозится и общая производительность бывает не ахти. Из-за этого современные суперкомпьютерные и высокопроизводительные системы гетерогенны - в них есть (как в суперкомпьютерах) графические карты, и обычные суперскалярные процессоры, каждый решает свою часть задачи в меру того, как алгоритм ложится на соответствующую процессорную архитектуру. Это еще сам Крей в конце 80-х заметил, и вскоре выпустил векторно-конвейерный C90, который хостил пул массивно параллельных T3E. И только к 2009 в мире стали строить суперкомпьютеры четко полагаясь на такие принципы - суперскалярный процессор с векторно-конвейерным и достаточно параллельным ускорителем.

Вот и у меня такой же алгоритм, часть которого очень хорошо параллелится и ложится на битовую архитектуру плиски (будут большие заказы, сделаю это в асике), а другая часть требует обычного процессора, ибо ветвящийся алгоритм на миллион строк кода очень плохо ложится на любую параллельную архитектуру.


ага, я только пару недель назад переполз на кикад, до этого пользуясь только пикадом... Оркад, вернее его представители в Германии своей медлительностью по написанию коммерческого предложения удивили, ну да и черт с ними. Как я понимаю, не сильно сложная система у меня должна получиться, и кикад (особенно благодаря доступам к скриптам) позволяет многое быстро и удобно сделать.

Наоборот- тот факт что делаются такие планки говорит что нет никаких предпосылок для ограничений по зеркалированию адресов для произвольного камня у которого емкость памяти от двух ранков.

Не припомню чтобы внезапно фрискейл/нхп стал любимым/нелюбимым, а вот что касается ссылки- это очевидно общие рекомендации для их девайсов, а для того чтобы найти упоминание про зеркалирование достаточно открыть документ на конкретную линейку, хоть на тот же i.MX6 в котором будет сказано следующее

А самая первая картинка из моего прошлого поста как раз из доков фрискейла

Что каcается ответов iiv

Напрасно прячетесь за детскими обидами и попыткой меряться длиной половых органов- если не можете ответить или не хотите, так и скажите: не нужно за кем-либо или чем-либо прятаться. То что ответ сведется к "специфической" реализации алгоритма это понятно , но может его специфика будет примерно на том же уровне что и качество Ваших плат или того же сайта? В смысле очередные проблемы раздутые на пустом месте?

Ошибаться и/или не знать- не стыдно. Стыдно когда любой вопрос в этой области вызывает боль ниже поясницы Впрочем если не хотите отвечать могу лишь спросить пару другую ссылок где проводится "сравнение производительности" на аналогичной или близкой задаче, с интересом почитаю.

Типа сперва добейся? Это аргументация слабых- что касается ссылок на меня: к чему этот перевод стрелок? На меня никто не должен ссылаться т.к. я не представляю ничьих интересов кроме своих.

Но правильно ли я понял- сайт 10 лет существует именно в таком виде?

Отнюдь- просто Design Rules Kit это минимум один документ, а чаще набор: а них все прямо на сайте выложено, они так и называются- basic design rules. Чтобы понять разницу достаточно например попросить бумаги у того же немецкого Wurth(подавляющее число доступно открыто) не говоря об AT&S. Если интересно то для последнего могу скинуть пару бумаг по HDI- опять же для сравнения.

Ваша боль "обиды" понятна, но нет- военными дизайнами не занимаюсь, заводов у меня нет(тем более военных), а используемые фабрики могу назвать легко. Все скромно и приземленно

ПС. Чисто напоследок отмечу- напрасно горите iiv: никто Вас не троллит и не пытается задеть(и я все еще обращаюсь к Вам на "Вы"), странно видеть что цитируемые посты вызывают такую реакцию. Пока что буду считать это случайностью, под вечер тяжелого дня- будто это и не Вы писали. Если же вдруг считаете что я где-то Вас прямо оскорбил, подчеркните это место- я с радостью принесу извинения, публично или в лс. Мне несложно- уж точно проще чем критиковать

У меня на вас никаких обид нет, а чтоб со мной мерится половыми органами в параллельных вычислениях и вычислительной математике, эти органы у вас сперва отрасти еще должны.

И чтоб ответить на ваши вопросы по параллельным вычислениям, чтоб вам было понятно, учить вас, к сожалению, надо с азов и довольно долго, но, как я вижу, вы не поддаетесь учению, так как я от вас вижу регулярно

или аналогичное, которое можно найти поиском по этому форуму за последний год.

Просто обратите внимание, когда я что-то не знаю и хочу узнать, то формулирую свои вопросы в сослагательном тоне, поэтому на ваши "закидоны" ни у меня, ни у других форумчан, думаю, отвечать вам нет желания, хотя я бы мог очень понятно и интересно на вопросы вычислительной математики и параллельных вычислений много чего рассказать - проверенно на студентах местного немецкого универа, многие из которых за 9 лет моей работы там решили выбрать одну из мною преподаваемых специальностей.

Горшки бить не предлагаю, но видя вашу неисправимость, предлагаю вам EvilWrecker, обоюдно не участвовать в совместных обсуждениях.

EDIT: тему закрыл после ответа ниже, думаю, что многие согласятся, что такому обсуждению не место на этом форуме.

Понятно . Я вам совершенно беззлобно предложил выразить адекватно свою точку зрения, вы же ответили типично в духе непризнанного "академика" с невероятно опухшим чсв. Почему непризнанного? Не берусь считать чужие деньги но признанный врядли бы, например, крахоборил левые платы и вообще кривые проекты по форуму, или например не использовал свое "выдающееся знание вычислительной математики" чтобы не ждать чужих ответов по теме SI, или вовсе боялся прямой критики своих "дизайнов". Но черт с ними, с кривыми проектами- признанному академику не было бы никакого дела до форумных критиканов(в т.ч. меня) и тем более его так не перекашивало от эмоций, что какой-то там тип нелестно отозвался о сайте его компании и не согласился с его точкой зрения. Ничего не поделать, научные изыскания не гарантируют душевной уравновешенности и хоть какого-то внутреннего стержня .

Что касается «отращивания органов вдогонку»- вполне допускаю что вы там и преподаете что-то, и бумажки пописываете и то и се: это нормально и широко распространено . Но вот какое дело- если у вас такая реакция, то скорее всего за этим и нет ничего серьезного, с какой помпой бы не преподносились "достижения": уверенному в себе человеку(не важно академику или нет) который твердо стоит на ногах не нужно никому ничего доказывать, и уж тем более гнуть понты в духе "да я такой, да я сякой". Таким образом попытка догнать какого-либо персонажа его в убогих начинаниях, да еще судя по всему не сильно сводящего концы с концами мало кому интересна- мне и подавно. Получается что вам как раз и есть что отращивать