LPDDR2 - Cyclone 5 SoC, как правильно подключать Vref, VTT, OCT, запутался, помогите, пожалуйста Опции

[iiv]

Добрый день,

на днях отдал в печать первую свою плату с LPDDR2 ( https://www.arrow.com/en/products/edb8132b4...cron-technology ) и Cyclone 5 SoC. Память - одна планка с 32 битной шиной.

Запутался в документации, обчитался и в Альтере, и Jedecах и в Микронах, вроде не могу найти опровержения, что я не прав, но и ни одного вменяемого дизайна не нашел, где бы было бы написано как правильно...

Теперь гложат сомнения, правильно ли я сделал, а именно:

1. не поставил ни одного терминирующего резистора на CA и DQ, вроде не надо если одна планка?
2. половину напряжения из 1.2В получал из TPS51200, но так как резисторы не нужны были, то VTT никуда не подключен, а VREF=0.6В из TPS51200 подключил на VREFCA, VRefDQ и все Vref6A,B,C в процессоре, через ферритовые бусины ессно,
3. DDR-ODT_0 и DDR-ODT_1 на процессорной части никуда не подключил (и DDR_RESET тоже) - то есть в воздухе висят,
4. из резисторов на плате имеются только ZQ0 и ZQ1 на памяти и RREF_TL на плиске.

Скажите, пожалуйста, правильно ли / можно ли так? И если что-то не правильно или не разумно, пожалуйста, скажите, как надо!

Спасибо!

ИИВ

[Aner]

DDR-ODT_0, DDR_RESET при одном чипе должны быть подключены, проверьте. И какой конкретно чип то ?

[iiv]

Спасибо большое за ответ!!!

DDR-ODT_0, DDR_RESET при одном чипе должны быть подключены, проверьте.

Скажите, пожалуйста, а куда в памяти их подключать, если у планки памяти таких ног-то нет? Пины эти выведены, если их как-то подключить можно (только куда???), возможно проброшу... если нет, то еще можно с небольшим убытком перезаказать...

И какой конкретно чип то ?

Память одной планкой 8ГБит, ее даташит http://static6.arrow.com/aropdfconversion/...elpddr2.pdf.pdf

Процессор, то есть плиска с процессором Cyclone 5 SoC, планировал проверять разводку и базовую функциональность на 5CSEBA2U19C8SN, а работать на 5CSEBA5U19C8N их пинауты одинаковы и доступны по ссылке https://www.google.de/url?sa=t&rct=j&am...ba2.xls&usg

Спасибо!!!

[a123-flex]

Процессор, то есть плиска с процессором Cyclone 5 SoC

Никогда не понимал людей, которые берут плису со встроенным процом. Вы же понимаете, что проц Вам достается третьесортный и по стократной цене, по сравнению с отдельно рядом стоящим ?

Разве что габарит ?

[dxp]

Никогда не понимал людей, которые берут плису со встроенным процом. Вы же понимаете, что проц Вам достается третьесортный и по стократной цене, по сравнению с отдельно рядом стоящим ?

Разве что габарит ?

Действительно не понимаете. Кроме габарита есть ещё другой аспект - взаимодействие процессорной части и ПЛИС. Там внутри несколько AXI шин, только непосредственно между HPS и FPGA две 64-разрядные (по одной в каждую сторону) и одна 32-разрядная (AXI-Lite) - это в CycloneV SoC. у Zynq7000 чуть иначе, но примерно то же самое. Всё это может работать в том числе и в в связке с DMA. Все интерфейсы синхронизируются по внутренним клокам. Посчитайте потоки. Там между процессорной частью и ПЛИС более 3000 физических сигналов. Какой внешний процессор с ПЛИС может конкурировать с интегральным исполнением по скорости, габаритам и энергопотреблению?

Что касается третьесортного процессора по стократной цене - откуда взято? Процессор вполне себе - Cortex-A9, два ядра, 512к кэша. А цена там не процессором определяется, а ёмкостью ПЛИС в первую очередь, это хорошо видно по зависимости цены от оной ёмкости.

[a123-flex]

Действительно не понимаете. Кроме габарита есть ещё другой аспект - взаимодействие процессорной части и ПЛИС. Там внутри несколько AXI шин, только непосредственно между HPS и FPGA две 64-разрядные (по одной в каждую сторону) и одна 32-разрядная (AXI-Lite) - это в CycloneV SoC. у Zynq7000 чуть иначе, но примерно то же самое. Всё это может работать в том числе и в в связке с DMA. Все интерфейсы синхронизируются по внутренним клокам. Посчитайте потоки. Там между процессорной частью и ПЛИС более 3000 физических сигналов. Какой внешний процессор с ПЛИС может конкурировать с интегральным исполнением по скорости, габаритам и энергопотреблению?

Что касается третьесортного процессора по стократной цене - откуда взято? Процессор вполне себе - Cortex-A9, два ядра, 512к кэша. А цена там не процессором определяется, а ёмкостью ПЛИС в первую очередь, это хорошо видно по зависимости цены от оной ёмкости.

А зачем если не секрет Вам такое количество соединений ?
Процессор то мертвый, он в ЦОСе в realtime дай боже чтобы сто мегабит прокачал... Да и вообще в чем угодно.
Жесткая синхронизация ко времени процу, что под lin живет рядом с ПЛИС тоже ни к чему - все жесткое время должна ПЛИС отработать и буферизовать...

А если Вы свитч имеете в виду, то
1. Это по деревенски можно (и нужно) делать просто на ПЛИС
2. А если не по деревенски, то доставать Broadcom/etc...который дешевле в 100 раз и мощнее во столько же

Ну он конечно почти супер. Но Allwinner что немного лучше 6$ стоит. Ну и без китайцев даже, iMx6 сколько ? 20$ ? 30$ ?

[dxp]

А зачем если не секрет Вам такое количество соединений ?
Процессор то мертвый, он в ЦОСе в realtime дай боже чтобы сто мегабит прокачал... Да и вообще в чем угодно.

С чего взяли, что мёртвый? Вы освоили NEON3 и сравнили с другими DSP?

Кроме того, тяжёлые вычисления как раз выполняются ПЛИС, а процессор загружает туда задания и собирает "урожай", в этом контексте вполне себе нормальный поток может потребоваться и интерфейсы это обеспечивают. На плате собрать подобную систему выйдет (если выйдет) энкратно дороже.

Жесткая синхронизация ко времени процу, что под lin живет рядом с ПЛИС тоже ни к чему - все жесткое время должна ПЛИС отработать и буферизовать...

Процессорная система (HPS Altera, PS Xilinx) != процессор. Процессорная система сама по себе вполне SoC, в ней кроме проца куча разной (тяжёлой и лёгкой) периферии, которая может свои потоки первично отправлять в ПЛИСовую часть, а процессор после забирать результаты обработки. Например, поток с гигабитного изернета идёт на ПЛИС, где реализованы ARP, IP, UDP и обработка данных пакетов, а потом процу уже отдаётся результат. Потоки управляются DMA и сопровождаются системой прерываний.

В общем, идея в том, чтобы разгрузить процессор от рутины - организовать в ПЛИС набор необходимых кастомных "сопроцессоров". Т.е. создаётся гетерогенная система, гибко адаптируемая под целевую задачу.

Ну он конечно почти супер. Но Allwinner что немного лучше 6$ стоит. Ну и без китайцев даже, iMx6 сколько ? 20$ ? 30$ ?

Вы забыли ПЛИС добавить. Добавьте и сравните?

[blackfin]

Вы забыли ПЛИС добавить. Добавьте и сравните?

Самый дешевый Zynq на 192k LE стоит 780$, при том, что Cyclone 10 на 220k LE стоит 282$.

PS. XCZU4CG это, конечно, не Cortex-A9, но Zynq'ов с Cortex-A9 на 200к LE я почему-то не нашел..

PPS. Нашел XC7Z035 на 275к LE по цене 953$.