Вопрос по TimeQuest Опции

[doom13]

Приветствую. Тестовый проект прикреплен ниже. Сам модуль:

CODE

module add_three_numbers
(
input clock,
input [7:0] A,
input [7:0] B,
input [7:0] C,
input [7:0] D,
output [7:0] sum
);

reg [7:0] reg_A, reg_B, reg_C, reg_D;
reg [7:0] reg_sum;

reg [7:0] sum1, sum2;
reg [7:0] sum3;


always@(posedge clock)begin
reg_A <= A;
reg_B <= B;
reg_C <= C;
reg_D <= D;
end

always@(posedge clock)begin
sum1 <= reg_A + reg_B;
sum2 <= reg_C + reg_D;
sum3 <= sum1 + sum2;
end


always@(posedge clock)begin
reg_sum <= sum3;
end

assign sum = reg_sum;

endmodule

SDC файл:

Код

create_clock -name {clock} -period 400Mhz [get_ports {clock}]

Входные/выходные порты идут на ножки FPGA. Ругается на путь от reg_B[7] до sum1[7], смотрю как разбросал все в ChipPlanner-e. Если в Chip Planner-e подвинуть reg_B[7] максимально близко к sum1[7] и применить изменения в нетлисте, то все тайминги соблюдаются. Вопрос - почему автоматом не хочет поставить ячейки в нужные места (куча свободных ресурсов), чтоб все тайминги соблюдались.

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 test.rar ( 2.71 килобайт ) Кол-во скачиваний: 12

 

[ViKo]

Кроме Auto Fit и Fast Fit есть еще Standard Fit.

[doom13]

Кроме Auto Fit и Fast Fit есть еще Standard Fit.

да, оно даёт результат лучше фаста, но хуже авто (количество фалс пасов)