|
|
 |
Ответов
|
Feb 9 2018, 12:22
|
Местный
  
Группа: Свой
Сообщений: 377
Регистрация: 23-12-06
Из: Зеленоград
Пользователь №: 23 811

|
Можно предположить, что у ТС с мат. аппаратом все в порядке и он понимает, что хочет фильтроват, а что коррелировать. Проблема именно в реализации, на новой для человека аппартной платформе - ПЛИС. Тогда можно посоветовать посмотреть в сторону simulink. Кубиками состряпать DSP тракт, промоделировать алгоритм, далее сгенерировать RTL код, который даже можно попробывать синтезнуть для прикидки утилизации ресурсов. Параллельно при этом читать книги по плисоводству.
А так конечно пичаль, если человек ни когда не работал с ПЛИС и тут бац боевая задача запилить DSP тракт, так еще и не понятно откуда берутся данные и куда деваются после обработки. В идеале мат моделированием занимается один человек, а реализацией другие, в идеале отдельно RTL проектировщики и отдельно RTL верификаторы.
|
|
|
|
|
Feb 9 2018, 12:49
|
Участник

Группа: Участник
Сообщений: 33
Регистрация: 24-03-17
Пользователь №: 96 039

|
Цитата(Mad_max @ Feb 9 2018, 13:22)  Можно предположить, что у ТС с мат. аппаратом все в порядке и он понимает, что хочет фильтроват, а что коррелировать. Проблема именно в реализации, на новой для человека аппартной платформе - ПЛИС. Тогда можно посоветовать посмотреть в сторону Осваивать начал с vhdl, мат аппарат нормальный, в матлабе навыки есть, но вот simulink сложновато. Задача стоит не в создании системы обработки, а научиться делать согласованную фильтрацию на плис. Обычные фильтры например делал на fir compiler, с помощью coe файлов, которые предварительно создавал в матлабе. Но вот с СФ возникают проблемы, связанные с кол-вом коэффициентов.
|
|
|
|
Сообщений в этой теме
fertna18 Согласованная фильтрация на плис Feb 9 2018, 08:39 Vascom Изучаешь Verilog и/или VHDL и описываешь все необх... Feb 9 2018, 10:06 fertna18 Цитата(Vascom @ Feb 9 2018, 11:06) Изучае... Feb 9 2018, 10:29 Vascom Используй несколько корреляторов. Feb 9 2018, 10:36 RobFPGA Приветствую!
Вам для начала нужно разобраться... Feb 9 2018, 10:59 fertna18 Цитата(RobFPGA @ Feb 9 2018, 11:59) Вам д... Feb 9 2018, 12:34  RobFPGA Приветствую!
Цитата(fertna18 @ Feb 9 201... Feb 9 2018, 12:43   fertna18 Цитата(RobFPGA @ Feb 9 2018, 13:43) Приве... Feb 9 2018, 13:12  blackfin Цитата(fertna18 @ Feb 9 2018, 15:34) Допу... Feb 9 2018, 13:56   fertna18 Цитата(blackfin @ Feb 9 2018, 14:56) А чт... Feb 9 2018, 14:22    blackfin Цитата(fertna18 @ Feb 9 2018, 17:22) Поче... Feb 9 2018, 14:23     dmitry-tomsk А какая полоса сигнала? 125 МГц (комплексного)? Feb 9 2018, 16:51     fertna18 Цитата(blackfin @ Feb 9 2018, 15:23) Гарм... Feb 17 2018, 11:01      Mr_Doomsday Цитата(fertna18 @ Feb 17 2018, 12:01) На ... Feb 17 2018, 21:29       Kluwert Цитата(Mr_Doomsday @ Feb 18 2018, 00:29) ... Feb 25 2018, 14:24        fertna18 Цитата(Kluwert @ Feb 25 2018, 14:24) КИХ-... Feb 26 2018, 10:33  el.d Цитата(fertna18 @ Feb 9 2018, 12:34) Вот ... Feb 19 2018, 09:51   fertna18 Цитата(el.d @ Feb 19 2018, 10:51) Тогда д... Feb 20 2018, 12:44    Mad_max Цитата(fertna18 @ Feb 20 2018, 15:44) Выб... Feb 20 2018, 13:43     el.d Цитата(Mad_max @ Feb 20 2018, 13:43) ФНЧ ... Feb 20 2018, 14:45      Mad_max Цитата(el.d @ Feb 20 2018, 17:45) Так ТС ... Feb 20 2018, 16:16       el.d Цитата(Mad_max @ Feb 20 2018, 16:16) Судя... Feb 21 2018, 05:44        fertna18 Цитата(el.d @ Feb 21 2018, 05:44) Корка х... Feb 22 2018, 09:03 iosifk Цитата(fertna18 @ Feb 9 2018, 11:39) Здра... Feb 9 2018, 11:15  Mad_max Цитата(fertna18 @ Feb 9 2018, 15:49) мат ... Feb 9 2018, 13:21 Vascom Начинать с verilog проще.
А обязательно нужны FIR-... Feb 9 2018, 12:53 jojo Полоса потока 10Гбит/с... Feb 9 2018, 18:01 Mr_Doomsday Я делал СФ по схеме FIR-фильтра, тупо оцифровал ра... Feb 15 2018, 21:33 Alexey_Rostov Цитата(fertna18 @ Feb 9 2018, 11:39) Здра... Feb 20 2018, 20:47
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|