Hyperlynx DDR batch simulation, Помогите обработать результаты Опции

[uriy]

Развел плату с несколькими процами.
TMS320 + DDR3 и OMAP L138 + DDR2.
Моделирование DDR3 прошло на ура. Вот картинки



DDR2 все плохо

форма сигнала:


Что в нем плохого? Мне он кажется вполне приемлемым. И что делать с платой? Или я что-то неверно задаю в hyperlynx?

[yes]

спасибо.

я тему еще одну создал, но спрошу и тут - а нет ли возможности выжать из проекта топологии представление в виде линий задержек и абстрактной пасивки как в проекте linesim? топологию я пересылать "как есть" боюсь, чтобы не поиметь неприятностей по работе
если нельзя - то почищу все кроме этих двух микросхем и перешлю

прикладываю память и ddr визард
MT41K64M16TW

----------

upd: есть подозрение, что разводчик поменял топологию DDR - то есть я еще проверю формально по длинам проводников. но чтоб было - выкладываю редуцированый проект, там стекап из-за радио достаточно странный, но так надо - прошу обратить внимание на Zo по слоям где разведена DDR - по-моему, какое-то странное это Zo - посмотрите и на это, пожалуйста (по заявлениям мануфактуры должно быть 50 Ом)

---------
upd2: поправил стекап - задал plane-ы по слоям с землей - импедансы стали больше похожи на требуемые, но симуляция все-равно fail
также смотрю на задержки в linesim после экспорта - вроде бы разброс в допустимых ps

Прикрепленные файлы

 v88a_1p35_it.7z ( 116.19 килобайт ) Кол-во скачиваний: 10
 Luscinia2_Rev4.2_800_60ohm.ddr.7z ( 3.88 килобайт ) Кол-во скачиваний: 10
 public.7z ( 577.84 килобайт ) Кол-во скачиваний: 10
 corect_planes.7z ( 778 байт ) Кол-во скачиваний: 11

 

[fill]

спасибо.

я тему еще одну создал, но спрошу и тут - а нет ли возможности выжать из проекта топологии представление в виде линий задержек и абстрактной пасивки как в проекте linesim? топологию я пересылать "как есть" боюсь, чтобы не поиметь неприятностей по работе
если нельзя - то почищу все кроме этих двух микросхем и перешлю

прикладываю память и ddr визард
MT41K64M16TW

----------

upd: есть подозрение, что разводчик поменял топологию DDR - то есть я еще проверю формально по длинам проводников. но чтоб было - выкладываю редуцированый проект, там стекап из-за радио достаточно странный, но так надо - прошу обратить внимание на Zo по слоям где разведена DDR - по-моему, какое-то странное это Zo - посмотрите и на это, пожалуйста (по заявлениям мануфактуры должно быть 50 Ом)

---------
upd2: поправил стекап - задал plane-ы по слоям с землей - импедансы стали больше похожи на требуемые, но симуляция все-равно fail

А параметры стека правильные? Я поставил плейнами 2, 4, 6, 7, 9 и 11. Но просто смотрю получившийся импеданс на адресах и данных и он всего 36-38 Ом.
Вот при таком стеке получим нужный импеданс.