Hyperlynx DDR batch simulation, Помогите обработать результаты Опции

[uriy]

Развел плату с несколькими процами.
TMS320 + DDR3 и OMAP L138 + DDR2.
Моделирование DDR3 прошло на ура. Вот картинки



DDR2 все плохо

форма сигнала:


Что в нем плохого? Мне он кажется вполне приемлемым. И что делать с платой? Или я что-то неверно задаю в hyperlynx?

[yes]

можно предположить (другой информации у меня нет) если производитель говорит, что с такой толщиной препрегов требуется 0.08мм ширина дорожки для 50Ом и они будут контролировать импеданс - то может эпсилон у материала меньше. я с производством плат (и подготовкой документации для этого) имею дело не часто. но вот если прижмет, то приходится разбираться.
я ставил Er=3 и получал Zo 45-50 ОМ

непонятный кстати момент - почему при симметричном стекапе на симметричных слоях у меня получается разный Zo ??

но все-равно симуляция (с 40 Ом драйверами в моделях) не проходит, хотя ошибок меньше.
я так понимаю, что 40 Ом драйвера в моделях/микросхемах лучше согласованы будут - но нужно будет в linesim для отдельных цепей посмотреть...

[fill]

можно предположить (другой информации у меня нет) если производитель говорит, что с такой толщиной препрегов требуется 0.08мм ширина дорожки для 50Ом и они будут контролировать импеданс - то может эпсилон у материала меньше. я с производством плат (и подготовкой документации для этого) имею дело не часто. но вот если прижмет, то приходится разбираться.
я ставил Er=3 и получал Zo 45-50 ОМ

непонятный кстати момент - почему при симметричном стекапе на симметричных слоях у меня получается разный Zo ??

но все-равно симуляция (с 40 Ом драйверами в моделях) не проходит, хотя ошибок меньше.
я так понимаю, что 40 Ом драйвера в моделях/микросхемах лучше согласованы будут - но нужно будет в linesim для отдельных цепей посмотреть...

При такой настройке  800_40ohm.7z ( 4.91 килобайт ) Кол-во скачиваний: 20
стека и визарда, ошибок в моделировании нет.

У меня импеданс одинаковый, просто в присланном вами, слой 2 не был плейном, поэтому и разница в Zo.

Чтобы быть уверенным в результатах моделирования нужно чтобы все параметры стека были близкими к тому что будет на производстве. Ведь все это влияет на время прохождения сигналов и их форму.
Я вижу что в топологии есть трассы (идущие на память) шириной 90мкм, 80мкм, и даже 75мкм.

Это вариант визарда  800_40ohm_2.7z ( 4.23 килобайт ) Кол-во скачиваний: 20
тоже работает

[yes]

огромное спасибо.
но, по-моему, дизайн плохой - CK короче DQS-ов,
то есть write leveling работать не будет. нужен ли этот write leveling для point-to-point непонятно, но вроде как формальное требование нарушено (а в рабочем дизайне, на который я сослался этого нарушения нет)

то есть придется с ddr разбираться, а настройки я сейчас проверю.

Откуда взята такая цифра Er=3? Вы поинтересуйтесь у производителя плат, они же делают и знают. А только затем закладывайте в проект. У таких призводителей обычно есть опция измерения импеданса.
Просто вот интересно если это не роджерс, то что за препреги с таким эпсилон у вас?

Er=3 это мои фантазии - то есть взяв толщины препрегов и ширины проводников как константы, подобрал, чтобы было близко к 50 Ом (ну чтобы проверить влияние на результат симуляции)
то есть у меня есть эксельная табличка от производителя, где стекап и толщины проводников для 50 Ом по разным слоям
материал не роджерс, текстолит, но там весьма хитрое производство (NEC) поэтому может и не FR-4, но из-за сложности общения я выяснять не буду