Цитата
Так ведь "целостность полигонов земли/питания интерфейса" повлияет в тч и на тайминги.
Именно- в связи с чем просмотр так сказать "таймингов в вакууме"(без нарушения правил форума не знаю как лучше сказать
) это более отсылка к области
предтопологического моделирования.
Цитата
При откровенно плохом дизайне результат проверки таймингов этим инструментом будет неадекватный.
Именно- причем бывают гораздо более серьезные причины, например PI. В симуляции на SI это разумеется никто не увидит, другое дело когда плата запаяна
Цитата
Да, видел его сайт со множеством демо о моделировании 3D-структур. Это конечно софт другого уровня (если сравнивать с HL).
Так и есть.
Цитата
Хм, а от чего конкретно "разрывает"? Вроде по делу все изложено.
По делу, да- но тут есть два лагеря:
- т.н. псб дизайнеры и рф инженеры которые всерьез утверждают что нельзя так угол резать как в случае chamfered path, и обязательно надо 45гр. Про величину dist среди них ясное дело никто не говорит.
- остальные гуру которые в абсолютно любом дизайне при абсолютно любой скорости(как правило ниже чем в презентации
) втирают за опасность 90гр поворотов. Тут конечно есть некоторая "хитрость", заключающая в том что в презентации один конкретный DUT(с его параметрами) с одним таким поворотом- в дизайне же таких может быть и поболее. Но опять же, по мнению гур даже в гпио могут возникнуть страшные отражения
У вас же вопрос возникает по причине того что вы явно не из таких, а судя по всему вполне здоровый человек
Hyperlynx DDR batch simulation, Помогите обработать результаты
Apr 3 2018, 11:24
