Поведение I/O выводов FPGA при подаче и сбросе питания Опции

[Nerevarine]

Проблема следующая: при подаче питания на FPGA (Cyclone 4 E) на выводах I/O банков появляется единица (подтяжка к Vcc) на время инициализации (загрузки прошивки из EPCS16). Длится это безобразие ~100-200 us, что ни в какие ворота... Банки питаются от 3.3В. Где-то читал, что выводы якобы должны быть в третьем состоянии и что порядок установки напряжений не важен для современных ПЛИС Altera или Intel, как Вам угодно)).

Вторая проблема, пока менее важная, это выбросы на I/O выходах во время сброса питания. Кто сталкивался с подобным? Куда тут копнуть?

ПЛИС находится на отладочной плате, схема питания (и всего остального) прилагается в PDF  Development_board_schematic_diagram_V2.1.pdf ( 1.11 мегабайт ) Кол-во скачиваний: 106


P.S. Посоветовали перетянуть подтяжку к питанию резистором на землю - как вариант, но не очень. В идеале хочется иметь Z состояние, так как выводов используется много и все по разной логике работают. Ведь даже в микроконтроллерах изначально стоит Z-вход на выводах, не думаю что проектировщики ПЛИС не позаботились об этом, тем более программно есть возможность переводить вывод в третье состояние. Вот и думаю, может можно как то предустановить? Напряжение ядра раньше подавать смысла не вижу, подтяжка присутствует на аппаратном уровне.

Сообщение отредактировал Nerevarine - Apr 23 2018, 11:11

[yes]

разверну свой комент - в альтеровском (да и в новых ксайлинских тоже) хотсокете по ножкам данных может затекать ток в шину питания IO (через esd-диод и подобные структуры), при этом будет подниматься питание и на ножках данных тоже может быть не 0 и даже пересиливать высокоомные резисторы подтяжки

upd - может лучше транзисторов поставить что-то типа TXB0102 и даже TXB0108 (но если скорости хватит)
или 245 / 125 двунаправленые из 74-й серии буфера, если есть возможность управлять направлением ножки
имхо, сильно лучше, чем мудрить с токами при закорачивании на землю