Минимальная задержка от АЦП до ЦАП. Опции

[AlexOr]

Существует в "природе" АЦП и ЦАП с малой задержкой. Подразумеваем, что данные с АЦП через ПЛИС выводятся на ЦАП. Но вот как понять какая будет минимальная общая задержка, если нужно регулировать задержку от минимальной до максимальной с шагом в 1 такт? Регулирование задержки естественно в ПЛИС.

По ПЛИС я не очень в теме. А разные "специалисты" говорят совершенно разные вещи, называя от 2 тактов до где-то... 100 тактов. Кто прав?

12-bit, 500 MSPS Analog-to-Digital Converter with Buffered Input
http://www.ti.com/product/ads5463
Very Low Latency: 3.5 Clock Cycles

Dual-Channel, 12-Bit, 500-MSPS Digital-to-Analog Converters (DACs)
http://www.ti.com/product/dac3162
Low Latency: 1.5 Clock Cycles

Задача собственно в имитации отражающего объекта для тестирования радара близкого обзора. Речь про метры расстояния до объекта.

[ViKo]

Я бы ориентировался на задержку внутри ПЛИС в 5-10 нс. Без учета работы по тактам.

[MegaVolt]

Я бы ориентировался на задержку внутри ПЛИС в 5-10 нс. Без учета работы по тактам.

Вот прямо сейчас разложил на самом мелком кинтексе простейшую схемку с линией задержки переключаемую от 2 до 6. Если разрешить выбирать ножки как ему угодно максимальная тактовая выходит 740.741MHz

Причём как я понимаю верхняя частота ограничена частой клокового дерева. Ибо по паспорту максимум 741

Т.е. артикс подойдёт, кинтекс подойдёт. Spartan 7 наверное тоже.



Короче линия задержки на ПЛИС выходит просто загляденье

[bogaev_roman]

Вот прямо сейчас разложил на самом мелком кинтексе простейшую схемку с линией задержки переключаемую от 2 до 6. Если разрешить выбирать ножки как ему угодно максимальная тактовая выходит 740.741MHz

Это как я понимаю 1 разряд, а если 12? А потом еще реальные цифры из даташита на setup/hold во временные ограничения добавить.

[MegaVolt]

Это как я понимаю 1 разряд, а если 12? А потом еще реальные цифры из даташита на setup/hold во временные ограничения добавить.

Обижаете. 12 разрядов. Но пока ножки раскидывает сам софт то количество разрядов мало на что влияет.

Сетап холд не заданы только для входных данных. Но легко подкручиваются на idelay.

Т.е. проект рабочий на 100%. Допиливание и вылизывание времянку не испортят. Если не будет новых вводных.
Увеличить задержку на большее число тактов не проблема.

От 2 до 6 - это такты?
Можно и гигагерц тактовую получить и задержку от входа до выхода 10 нс. Это разные понятия.
А проектик показать можете? Чисто полюбопытствовать. Я с Xilinx ничего не делал, а пора уже.

Минимальная задержка 2 такта. Само собой плюс задержка на выходе и выходе но она маленькая плюс её можно подстроить.

Проект. Да запросто:

 qwqwqw.zip ( 264.94 килобайт ) Кол-во скачиваний: 20

[bogaev_roman]

Обижаете. 12 разрядов. Но пока ножки раскидывает сам софт то количество разрядов мало на что влияет.

Сетап холд не заданы только для входных данных. Но легко подкручиваются на idelay.

Т.е. анализ идет только от триггера до триггера, если да, то охотно верю? Прикрутите set_input_delay минимальные, если данные идут вместе с клоком - там результаты другие будут, хотя 500МГц вытащить при свободой разводке может и удастся.
ЗЫ. Вспомнил, в прошлом году тестовый проект собирал на кинтекс с 450МГц опорой и 4-разрядными данными в режиме DDR, с идеальными setup/hold растаскивалось с трудом. Но то DDR, так что в режиме SDR вообще должно работать без проблем на 500.

[MegaVolt]

Т.е. анализ идет только от триггера до триггера, если да, то охотно верю? Прикрутите set_input_delay минимальные, если данные идут вместе с клоком - там результаты другие будут, хотя 500МГц вытащить при свободой разводке может и удастся.

Каюсь одну птичку забыл.
Если выходные и выходные триггеры закинуть в пэды выходит 529.101MHz

Вот как в кристалле это всё выглядит



Видно что входы и выходы расположены рядышком что позволяет получить маленькую времянку. Если бы пришлось тащить сигнал через весь кристалл то задержки были бы больше.

Про set_input_delay не очень понял. Это откуда переменная? Но одно я знаю точно если входы по паспорту тянут 700МГц значит эти 700МГц туда могут аехать ибо расстояние от физической ножки до первого триггера который в пэде оно фиксированно и заданно разработчиком кристалла.

Вот например как выглядит выходной путь.



Видно что в кристалле нету других путей от триггера (красный) до выходной физической ножки. И этот путь фиксирован и минимален.

[bogaev_roman]

Про set_input_delay не очень понял. Это откуда переменная?

В даташите (АЦП/ЦАП) указаны setup и холд на данные относительно клока - максимальное время распространения до фронта и минимальное время удержания после (своими словами). Это нестабильности и для правильного временного анализа их требуется прописать, если Вы используете ISE и UCF, то там set_input_delay аналогичен OFFSET IN, в вивадо визард автоматически создает ограничения на входные/выходные интерфейсы в .sdc формате согласно той временной диаграмме, которую Вы задаете.

Но одно я знаю точно если входы по паспорту тянут 700МГц значит эти 700МГц туда могут аехать ибо расстояние от физической ножки до первого триггера который в пэде оно фиксированно и заданно разработчиком кристалла.

Да, а расстояние от пина клока (клокового буфера, выхода PLL или чего там еще) до тактового входа всех триггеров тоже фиксированное и одинаковое? А если производитель говорит, что skew по всей разрядности данных 1ns, а разработчик ПП еще накинет немного? А еще ради интереса посмотрите время распространения сигнала от пина до первого триггера в fast моделе, результат будет немного отличаться...

[MegaVolt]

Да, а расстояние от пина клока (клокового буфера, выхода PLL или чего там еще) до тактового входа всех триггеров тоже фиксированное и одинаковое? А если производитель говорит, что slew по всей разрядности данных 1ns, а разработчик ПП еще накинет немного? А еще ради интереса посмотрите время распространения сигнала от пина до первого триггера в fast моделе, результат будет немного отличаться...

Фокус в том что на каждую линию данных есть своя уникальная задержка в кристалле которую можно подкручивать с ps шагом. Это можно сделать автоматически или ручками. И получить нужный сетап и холд.
Иными словами плис способна выдать любую времянку не выходящую за ограничение 741МГц для данного кристалла. С любыми фазовыми отношениями. Т.е. мы имеем 2нс такт. Минус джиттер. Оставшиеся 1 с хвостиком наны могут быть разделены на setup/hold произвольным образом по воле разработчика.

Т.е. согласование с входными и выходными цепями если первый и последний триггер лежит в пэде не является проблемой или ограничением. Проблемы и ограничения они внутри плис от первго триггера до последнего.

Это кстати позволяет компенсировать отсутствие выравнивания при разводке параллельных шин. Что сильно упрощает разводку.

Переписал всё совсем по правилам. Прописал ручками клоковые буферы.
Если распихать входные и выходные триггеры в пэды получаются такие результаты:

Если проект на минимальную задержку 2 такта рабочая частота чуть больше 400. За счёт того что путь от пэда до пэда выходит всё же длинноват В проекте про который я говорил 500+ входной триггер был чёрти где. Но зато ближе к выходному. Это увеличило рабочую частоту но сильно бы усложнило отладку. Либо пришлось бы ручками задавать положения триггеров в кристалле чтобы от раскладки к раскладке ничего не плавало.

Т.е. без проблем 400. С ручной вознёй и прочей оптимизацией 500+. Возможно с более толковой расстановкой ножек ещё выше. Но это уже кусок работы.

Если же мы даём добро на минимальную задержку 3 такта то частота становиться 500+ на автомате. Проект прилагается. (он на 3 такта задержки)

 qwqwqw.zip ( 271.46 килобайт ) Кол-во скачиваний: 17

[AlexOr]

Если же мы даём добро на минимальную задержку 3 такта то частота становиться 500+ на автомате. Проект прилагается. (он на 3 такта задержки)

Значит прорыв намечается.

А подскажите по FMC модулям. Поиск "FMC" по форуму без результатов. Насколько их можно использовать в конечном устройстве? Т.е. имеет ли смысл строить устройство задержки на материнском FMC + FMC АЦП + FMC ЦАП?
На digikey они только в отладочных средствах. https://www.digikey.com/products/en?keywords=fmc
Словно никто не применяет в конечных устройствах.

Фирма АО "Инструментальные Системы" (АО "ИнСис") это вообще адекватная контора или как Руднев-Шиляев?
http://www.insys.ru/fmc
http://www.insys.ru/doc/price.zip

А на эти стоит смотреть?
http://www.fastwel.ru/company/news/623310.html