Help the noob with Verilog, Expected endmodule Опции

[Fantasm]

Только начинаю изучать Verilog, столкнулся с необъяснимыми трудностями. Второй час бьюсь головой об стену, пытаясь понять причины недовольства компилятора. Знатоки, помогите, пожалуйста. Файл с исходником ниже прилепил.


Сообщение отредактировал Fantasm - Jun 23 2018, 09:23

Прикрепленные файлы

 test.v ( 240 байт ) Кол-во скачиваний: 6

 

[Lmx2315]

у вас комбинация if - else сама по себе болтается, её надо в always сунуть , а assign вытащить из неё.
з.ы.
правда что вы хотите от led-a я так и не понял.