Цитата(Fantasm @ Jun 23 2018, 12:21)

Только начинаю изучать Verilog, столкнулся с необъяснимыми трудностями. Второй час бьюсь головой об стену, пытаясь понять причины недовольства компилятора. Знатоки, помогите, пожалуйста. Файл с исходником ниже прилепил.

Нет энтера после endmodule , он синим должен быть.