Help the noob with Verilog, Expected endmodule Опции

[Fantasm]

Только начинаю изучать Verilog, столкнулся с необъяснимыми трудностями. Второй час бьюсь головой об стену, пытаясь понять причины недовольства компилятора. Знатоки, помогите, пожалуйста. Файл с исходником ниже прилепил.


Сообщение отредактировал Fantasm - Jun 23 2018, 09:23

Прикрепленные файлы

 test.v ( 240 байт ) Кол-во скачиваний: 6

 

[umarsohod]

Только начинаю изучать Verilog, столкнулся с необъяснимыми трудностями. Второй час бьюсь головой об стену, пытаясь понять причины недовольства компилятора. Знатоки, помогите, пожалуйста. Файл с исходником ниже прилепил.

Нет энтера после endmodule , он синим должен быть.

[RobFPGA]

Приветствую!

Нет энтера после endmodule , он синим должен быть.

При чем тут энтер - if не может болтаться в теле модуля сам по себе - он должен быть либо в always либо в generate блоках.

Код

module ...

generate
  if (...) begin
    assign var0 = ...
  end
endgenerate

always_comb begin
  if (..) begin
   var1 =  ...
  end
end

always @(posedge clk) begin
  if (..) begin
    var2 <= ...
  end
end

endmodule

Удачи! Rob.