Проблемы с выводом сигнала с ПЛИС Опции

[Naixrim]

Здравствуйте Пользователи.

У меня стоит задача выдать с ПЛИС меандр с частотой 100МГц. На вход ПЛИС (xc6slx100) приходит меандр 50 МГц с кварца. Как показано на приложенном рисунке, я пропускаю сигнал через DCM -> PLL -> ODDR2, чтобы умножить сигнал в два раза. ODDR2 был прикручен, так как при компиляции проекта, шли ошибки о невозможности вывести данный сигнал через обычный IO.
Проблема закралась в том, что при выводе сигнала, я получаю вместо меандра с частотой 100МГц получаю синус 100МГц.

Прошу дать совета по направлению поиска ошибок. Всю недостающую информацию предоставлю позднее, так как не знаю, что потребуется для решения.

[Naixrim]

UPD!

Ранее я смотрел сигнал неосредственно в точке, между выводом ПЛИС и входом шинного формирователя, где и видел свой синус. Но ответ iosifk натолкнул на мысль посмотреть чисто вывод ПЛИС и вуаля, я получил свой меандр, вполне красивый, что говорит, что природа синуса кроется непосредственно в соединении ПЛИС и шинника. Данную проблему буду решать самостоятельно, но от вероятных советов или мыслей не откажусь.

[XVR]

Ранее я смотрел сигнал неосредственно в точке, между выводом ПЛИС и входом шинного формирователя, где и видел свой синус.

А какой у вас шинный формирователь? 100MHz не всякий шинник потянет (в том числе может и вход посадить)

[Naixrim]

А какой у вас шинный формирователь? 100MHz не всякий шинник потянет (в том числе может и вход посадить)

74lvt125

[XVR]

74lvt125

Во первых у неё есть так называемый 'bus hold' (по входу). Это значит, что она будет пытаться изнасиловать перетянуть выход FPGA, слава богу что хоть ток не очень большой (порядка 150мка), но на 100MHz это последствия могут быть плачевными.

Во вторых у неё воемя распространения сигнала 4ns (в худшем случае). Умножаем на 2 (т.к. фронта 2) - получаем 8ns, а 100MHz - это 10ns. Так что на выходе точно будет нечто напоминающее синусоиду

[Naixrim]

Во первых у неё есть так называемый 'bus hold' (по входу). Это значит, что она будет пытаться изнасиловать перетянуть выход FPGA, слава богу что хоть ток не очень большой (порядка 150мка), но на 100MHz это последствия могут быть плачевными.

Во вторых у неё воемя распространения сигнала 4ns (в худшем случае). Умножаем на 2 (т.к. фронта 2) - получаем 8ns, а 100MHz - это 10ns. Так что на выходе точно будет нечто напоминающее синусоиду

Насчет качества пропускаемого сигнала я посмотрю отдельным экспериментом, подав на нее сигнал с генератора и посмотрев, что собственно будет на выходе, там думаю можно будет думать, но я этот парамтер tPHL воспринимал лишь как время задержки от входа до выхода, но после вашего комментария пересмотрел графики и вы правы насчет 100 МГц.