I/O Designer vs I/O Optimizer, в чем разница Опции

[keln]

Подскажите, плиз, в чем разница между этими двумя продуктами? Вроде как, I/O Designer позволяет создавать набор УГО для библиотеки а с другой стороны о таком же функционале читаю про I/O Optimizer в любезно выложенном здесь fill-ом материале по обучению. И в краткой аннотации к I/O Designer наблюдаю следующий текст: "Functionality includes FPGA vendor support, symbol and schematic generation and FPGA I/O optimization."

П.С. Может кто поделится архивом с лекциями и лабами по IOD аналогичный архиву по IOPT?

[fill]

Подскажите, плиз, в чем разница между этими двумя продуктами? Вроде как, I/O Designer позволяет создавать набор УГО для библиотеки а с другой стороны о таком же функционале читаю про I/O Optimizer в любезно выложенном здесь fill-ом материале по обучению. И в краткой аннотации к I/O Designer наблюдаю следующий текст: "Functionality includes FPGA vendor support, symbol and schematic generation and FPGA I/O optimization."

П.С. Может кто поделится архивом с лекциями и лабами по IOD аналогичный архиву по IOPT?

Ориентируйтесь на I/O Optimizer -это более новый продукт, который далее будет заменять IOD.

[keln]

Создал при помощи I/O Optimizer компонент FPGA, появилось несколько вопросов:
1. Наискось на символах в DxDesigner присутствует текст "FPGA" крупными серыми буква - как убрать эту надпись?
2. Вокруг символа опять же в DxDesigner присутствует некая область в некую мелкую сетку(визуально), в которой я не могу подсоединять вывод символа к цепи. Т.е. мне надо подцепиться к выводу символа инструментом Net(n), которым цепи создают, и вести цепь от пина за пределы этой области, там уже подсоединять. Как решить данную проблему, область эту как-то можно убрать?
3. Если мне не нравится - как раскидывает Оптимайзер пины по символам и я хочу часть пинов из одного символа перекинуть в другой - придется разбирать part, перекидывать пины руками из одного символа в другой и упаковывать в part по-новой? При этом, похоже, и руками не размещенные выводы в слоты прописывать или создавать придется part новый, чтобы там при импорте символов сразу нужные слоты автоматом заполнялись? Как-то попроще можно данную проблему решить?

[fill]

2. Вокруг символа опять же в DxDesigner присутствует некая область в некую мелкую сетку(визуально), в которой я не могу подсоединять вывод символа к цепи. Т.е. мне надо подцепиться к выводу символа инструментом Net(n), которым цепи создают, и вести цепь от пина за пределы этой области, там уже подсоединять. Как решить данную проблему, область эту как-то можно убрать?

Это область безопасности ("защита от дурака"), чтобы пользователь не соединял цепи FPGA напрямую. Достаточно иметь на схеме два отрезка цепи с одинаковым названием и нет необходимости их соединять графически.
Задайте себе вопрос, что будет делать софт при перестановке соединений FPGA, в случае если цепи на схеме прорисованы полностью, а не отрезками. В случае отрезков достаточно изменить имя цепи на новое, а в случае полной прорисовки цепи, что перерисовывать соединения в области подключения к символам FPGA?