10GBASE-R и rx_block_lock, rx_block_lock постоянно low Опции

[new123]

Коллеги, день добрый.

Вожусь с запуском 10G. Долго не мог запустить, пока не сделал собственный контроллер резета при включении.
Осталась последняя проблема, не взводится сигнал rx_block_lock. Что говорит о проблеме синхронизации в PCS.

При этом, если 10GBASE-R включить в режим петли, то данные между собой ходят нормально. По XGMII все получаю на RX канале.

Может кто знает, в каком направлении двигаться, куда рыть?
Заранее спасибо за советы.

[RobFPGA]

Приветствую!

CODE

set_instance_assignment -name IO_STANDARD "1.5-V PCML" -to QSFPA_rx*
set_instance_assignment -name IO_STANDARD "1.5-V PCML" -to QSFPA_tx*
set_instance_assignment -name INPUT_TERMINATION "OCT 100 OHMS" -to QSFPA_rx*
set_instance_assignment -name OUTPUT_TERMINATION "OCT 100 OHMS" -to QSFPA_tx*
set_instance_assignment -name XCVR_VCCR_VCCT_VOLTAGE "1_0V" -to QSFPA_rx*
set_instance_assignment -name XCVR_VCCR_VCCT_VOLTAGE "1_0V" -to QSFPA_tx*
set_instance_assignment -name XCVR_VCCA_VOLTAGE "3_0V" -to QSFPA_rx*
set_instance_assignment -name XCVR_VCCA_VOLTAGE "3_0V" -to QSFPA_tx*
set_instance_assignment -name XCVR_TX_VOD "50" -to QSFPA_tx*

Вот мои руны для 10G на StratixV.
Ну и незабывайте что SFP+ надо включить на передачу соответствующим пином.

Удачи! Rob.

[new123]

Ну и незабывайте что SFP+ надо включить на передачу соответствующим пином.
Удачи! Rob.

Еще раз, спасибо вам Rob.
Попробовал настройки. Получил все ту же 9C000001. По началу расстроился, решил прочитать еще раз про аналоговые настройки.
Наткнулся на такую заметку https://www.intel.com/content/www/us/en/pro...212013_389.html
Там явно сказано, что сопротивления оконечные включатся только после конфигурации и до этого момента лучше модуль sfp+ не вставлять.
От нечего делать решил кабель вставить спустя секунду после запуска. Сразу же выхватил 9C000002 (remote fault), но все статусы норм. Поднят rx_block_lock, rx_data_ready.

Я так понял теперь сетевая карта что то не может.

Вот теперь думаю что с этим кабелем делать. Может держать TX_DISABLE на SFP+ в LOW, пока я делаю резет трансиверов или пока rx_block_lock не встал.

Сообщение отредактировал new123 - Jul 31 2018, 17:53

[RobFPGA]

Приветствую!

...
Вот теперь думаю что с этим кабелем делать. Может держать TX_DISABLE на SFP+ в LOW, пока я делаю резет трансиверов или пока rx_block_lock не встал.

Мне кажется там говорят что мол пока прелюдия конфигурирования FPGA не закончена не суйте свой plug SFP - так как очень уж нежные пины в этом состоянии - сжечь статикой можете на раз.

Я платы на StratixV десятки раз перепрограммировал со вставленной оптикой - link поднимался без проблем.

Вы на симе гоняли дизайн?

Удачи! Rob.

[new123]

Приветствую!
Мне кажется там говорят что мол пока прелюдия конфигурирования FPGA не закончена не суйте свой plug SFP - так как очень уж нежные пины в этом состоянии - сжечь статикой можете на раз.

Я платы на StratixV десятки раз перепрограммировал со вставленной оптикой - link поднимался без проблем.

Вы на симе гоняли дизайн?

Удачи! Rob.

честно говоря нет. Только отдельными модулями. А с полным дизайном из за 10g-base корки не стартует сим.
надо тогда еще раз детально отладить, может я в своем mac что то не доделал. Он у меня тоже самописный.

[RobFPGA]

Приветствую!

честно говоря нет. Только отдельными модулями. А с полным дизайном из за 10g-base корки не стартует сим.
надо тогда еще раз детально отладить, может я в своем mac что то не доделал. Он у меня тоже самописный.

Я имел ввиду сим 10GBASE-R PHY ? зацепите пару модулей друг на дружку по MGT и посмотрите как они линк поднимают. MAC тут не нужен.
Удачи! Rob.

[new123]

зацепите пару модулей друг на дружку по MGT

Rob, если не сложно, не могли бы подсказать, что такое MGT? я нагуглил что это multi gigabit transceiver, но что это и как это соединить в проекте не допонял.

[RobFPGA]

Приветствую!

Rob, если не сложно, не могли бы подсказать, что такое MGT? я нагуглил что это multi gigabit transceiver, но что это и как это соединить в проекте не допонял.

Да так и есть (в кои веки гугул прав )
Берете 2 корки PHY и соединяете их serial выходы в позе 69 (друг на дружку) - и наблюдаете за процессом ...

CODE

phy_10gbaser_s5gx #(
.CHANNELS (CH_NUM ),
.RESET_MGT_CLK_FREQ (25 ),
.CONFIG_BUS_CLK_FREQ(25 ),
.PHY_REF_CLK_FREQ ("322.265625 MHz")
) i_phy_10gbaser_s5gx_a (
.reset_mgt_clk (clk_25 ),
.reset_mgt_rstn (~rst_25 ),
.phy_ref_clk (clk_phy ),
.phy_mgt_clk (clk_100 ),
.dom_present (1'b1 ),
.dom_rstn ( ),
.ip_rstn ({CH_NUM{1'b1}} ),
.xgmii_clk (a_xgmii_clk ),
.xgmii_clk_rdy (a_xgmii_clk_rdy),
.xgmii_rstn (a_xgmii_rstn ),
.config_bus_clk (clk_25 ),
.config_bus_rstn( ),
.xgmii_tx (a_xgmii_tx ),
.xgmii_rx (a_xgmii_rx ),
.serial_tx (serial_tx),
.serial_rx (serial_rx ),
.phy_debug_out (a_phy_debug_out)
);

phy_10gbaser_s5gx #(
.CHANNELS (CH_NUM ),
.RESET_MGT_CLK_FREQ (25 ),
.CONFIG_BUS_CLK_FREQ(25 ),
.PHY_REF_CLK_FREQ ("322.265625 MHz")
) i_phy_10gbaser_s5gx_b (
.reset_mgt_clk (clk_25 ),
.reset_mgt_rstn (~rst_25 ),
.phy_ref_clk (clk_phy ),
.phy_mgt_clk (clk_100 ),
.dom_present (1'b1 ),
.dom_rstn ( ),
.ip_rstn ({CH_NUM{1'b1}} ),
.xgmii_clk (b_xgmii_clk ),
.xgmii_rstn (b_xgmii_rstn ),
.config_bus_clk (clk_25 ),
.config_bus_rstn( ),
.xgmii_tx (b_xgmii_tx ),
.xgmii_rx (b_xgmii_rx ),
.serial_tx (serial_rx ),
.serial_rx (serial_tx ),
.phy_debug_out (b_phy_debug_out)
);

Удачи! Rob.

[new123]

Берете 2 корки PHY и соединяете их serial выходы в позе 69 (друг на дружку)

а у вас нормально компилит такую конструкцию? Вожусь несколько часов.
Выдает для TX выхода.

CODE

Info: Can be connected to I port of stratixv_io_obuf WYSIWYG

Ну и для RX наоборот. Я так понял, он просит физически назначить трансивер на tx_serial и rx_serial

[Lmx2315]

а у вас нормально компилит такую конструкцию? Вожусь несколько часов.

..мне кажется такое подойдёт только для симуляции.