PCIE и refclk. Опции

[new123]

Коллеги, я временно сдаюсь и прошу очередного совета опытных =))

Не могу подцепить нормально refclk от матери на stratix v. Что делаю?

1) Назначаю стандарт, все как надо HCSL и DC_COUPLING_EXTERNAL_RESISTOR. Плата распаяна как надо. к refclk на стратикс подтянута gnd через 50ом.

2) По совету коллеги Rob, за неимением осциллографа, прокинул сигнал refclk. Запитал от него диод и на всякий случай инкрементирую некий счетчик. И вот тут самое интересное.
Спустя 54млсек после старта диод мой загорается, а счетчик инкрементируется ровно 2 раза и все. И застывает. То есть я получаю всего 2 такта от refclk и он замирает. Сам refclk замирает в состоянии 1. Навечно.

3) Вчера, коллега Rob предположил, что я не успеваю подготовиться за 100млсек согласно стандарту. С чем я был очень согласен.. Но сделав подробно сегодня логи старта, я вижу, что сигнал PCIE_PERST ставится в 1 (что говорит о старте после 100млсек) спустя много много времени после замирания клока refclk.

То есть подводя итоги, пока шина pcie дает мне время подготовиться, где то посредине начинает поступать refclk и умирает в 1. Что такое может быть? Куда копать? Пока ума не приложу. Может клок нужно правильно описать в sdc?

Заранее спасибо за любые советы.

Сообщение отредактировал new123 - Aug 8 2018, 19:19

[new123]

Коллеги, дурацкий вопрос.

Если у меня на плате внешняя pll пускает сигнал без ведома (на выходе pll припаяли не конденсатор, а резистор) в стратикс на reference clock на левую сторону (пусть это будет refclk3l)
При этом, я пытаюcь на этой же стороне снять клок с pcie на refclk1l

Может ли этот "левый" сигнал с pll портить мне всю картину и я не могу получить клок с pcie? Грубо говоря, не засоряет ли он всю reference clock network?