PCIE и refclk. Опции

[new123]

Коллеги, я временно сдаюсь и прошу очередного совета опытных =))

Не могу подцепить нормально refclk от матери на stratix v. Что делаю?

1) Назначаю стандарт, все как надо HCSL и DC_COUPLING_EXTERNAL_RESISTOR. Плата распаяна как надо. к refclk на стратикс подтянута gnd через 50ом.

2) По совету коллеги Rob, за неимением осциллографа, прокинул сигнал refclk. Запитал от него диод и на всякий случай инкрементирую некий счетчик. И вот тут самое интересное.
Спустя 54млсек после старта диод мой загорается, а счетчик инкрементируется ровно 2 раза и все. И застывает. То есть я получаю всего 2 такта от refclk и он замирает. Сам refclk замирает в состоянии 1. Навечно.

3) Вчера, коллега Rob предположил, что я не успеваю подготовиться за 100млсек согласно стандарту. С чем я был очень согласен.. Но сделав подробно сегодня логи старта, я вижу, что сигнал PCIE_PERST ставится в 1 (что говорит о старте после 100млсек) спустя много много времени после замирания клока refclk.

То есть подводя итоги, пока шина pcie дает мне время подготовиться, где то посредине начинает поступать refclk и умирает в 1. Что такое может быть? Куда копать? Пока ума не приложу. Может клок нужно правильно описать в sdc?

Заранее спасибо за любые советы.

Сообщение отредактировал new123 - Aug 8 2018, 19:19

[Yuri124]

На плате с Cyclone V refclk 1.5V PCML и включен внутренний согласующий резистор 100 Ом.
Такое же подключение было и в альтеровской референсной разработке.
Больше никаких резисторов и конденсаторов на плате не подключено.

Сообщение отредактировал Yuri124 - Aug 13 2018, 05:49

[new123]

На плате с Cyclone V refclk 1.5V PCML и включен внутренний согласующий резистор 100 Ом.
Такое же подключение было и в альтеровской референсной разработке.
Больше никаких резисторов и конденсаторов на плате не подключено.

спасибо, я видел, что на каких то альтеровских досках чуть по другому.
но на моем стратиксе 5 точно стоят два резака прям у пинов по 50Ом, подтянутые на землю. В Handbook есть такая схема описанная для hcsl.

Я уже закинул вопрос на альтеру. Там мне потихоньку отвечают. Мысль от всего этого пришла, что джиттер большой. Посмотрел chip planner, квартус назначает действительно atx pll далековато от пинов. Сейчас экспериментирую, назначаю сам нужную atx pll, кол-во полученных тактов refclk на счетчике меняется, но частота пока не захватывается.

Еще на альтере рассказали, что они не берут частоту с pcie. А берут со своей платы. Для меня это новость, я не знал что можно у себя взять. Думал там как то pcie синхронизируется по общему клоку.

Сообщение отредактировал new123 - Aug 13 2018, 11:02

[Yuri124]

спасибо, я видел, что на каких то альтеровских досках чуть по другому.
1. но на моем стратиксе 5 точно стоят два резака прям у пинов по 50Ом, подтянутые на землю. В Handbook есть такая схема описанная для hcsl.

2. Еще на альтере рассказали, что они не берут частоту с pcie. А берут со своей платы. Для меня это новость, я не знал что можно у себя взять. Думал там как то pcie синхронизируется по общему клоку.

1. Ну не знаю - Вы уверены, что там стандарт hcsl - имею в виду, на материнках, которые этот клок выдают на карту с pcie?
2. Врут. У меня работает их пример, частота берется 100 МГц именно от материнки компа. Хотя, насколько помню, можно и свой использовать.
Посмотрите исходники - откуда берется этот клок. В Qsys есть галки, где в блоке pcie можно выбрать клок. Насколько я понял, можно выбрать 100 или 125 МГц, или свой внутренний 62,5 МГц - по крайней мере, в моем примере так (Quartus II 15). Может, не тот клок выбран, потому и обрывается.

как для Stratix V выставить опцию, подсвеченную красным?

Assignment - Assignment editor - и там написать требуемое ?

[new123]

1. Ну не знаю - Вы уверены, что там стандарт hcsl - имею в виду, на материнках, которые этот клок выдают на карту с pcie?

я немного наблатыкался. У меня сейчас много мануалов. Где hcsl можно легко в cml переделать. Например вот тут https://www.idt.com/document/apn/891-drivin...er-hcsl-outputs
Правда там на матери кондеры должны стоять. Вообще я изучил pcie стандарт, там именно hcsl указан. Может что то путаю.

Assignment - Assignment editor - и там написать требуемое ?

да. Либо в qsf файле. Я для циклона 5 и Арии 5 нашел. А для стратикса нет, как будто не предусмотрено.

Посмотрите исходники - откуда берется этот клок. В Qsys есть галки, где в блоке pcie можно выбрать клок. Насколько я понял, можно выбрать 100 или 125 МГц, или свой внутренний 62,5 МГц - по крайней мере, в моем примере так (Quartus II 15). Может, не тот клок выбран, потому и обрывается.

Клок берется с пинов. Они называются dedicated refclk pin. А вот на пины подается частота с pll на плате.
100, 125 и 62.5 - это указывать для самой корки, какая частота подается на ATX PLL (или CMU) с этих самых пинов.