Постоянный Setup time violation на одной линии шины, Макс-Плюс, графич. ввод. Опции

[MaxVetrov]

Здравствуйте!
Подскажите начинающему, пожалуйста...

ЧТО ИММЕТСЯ
EPF 10K30 AQC-208-2, занято 78% LC, Макс+Плюс, графический ввод.
Восемь IO-ног используются для ввода 8-битной шины. Ноги взяты не-подряд (для облегчения разводки платы).
В графическом редакторе четко прорисована ШИНА. Линии шины приходят на макрофункцию 74273 (Octal D-Type Flipflop with Asynchronous Clear) в целях синхронизации потока входных данных.
60 МГц.

ПРОБЛЕМА
Симулятор каждую активность на шине сопровождает предупреждениями:
Setup time violation at <время>us on register <линия регистра 6.Q>.
Все время - одна и таже линия. На Floorplan'е видно, что этот бит регистра - вообще попал в противоположную часть камня.
Получается, что Макс-Плюс мою шину не воспринимает шиной....
Что делать?
Забить? (на временных диаграммах все в порядке несмотря на ворнинги)
Или можно как-то явно указать Макс-Плюсу о том, что-бы он держал эти линии вместе при синтезе/размещении?

[sazh]

Клика на регистр вроде бы должна пройти. Прочем давно это было. Может 60 мГц многовато для ACEX с градацией 2, забитый под завязку. Что говорит временной анализатор по этим несомненно критичным цепям. Попробуйте разместить входной регистр шины данных в портах ввода вывода.

[MaxVetrov]

Клика на регистр вроде бы должна пройти. Прочем давно это было. Может 60 мГц многовато для ACEX с градацией 2, забитый под завязку.

Не АСЕХ, а FLEX 10KA у меня семейство. 78% - я думал, у меня еще есть возможность для маневра, оказалось - впритык.

Что говорит временной анализатор по этим несомненно критичным цепям. Попробуйте разместить входной регистр шины данных в портах ввода вывода.

Каким образом можно разместить входной регистр шины данных в портах ввода вывода? Двигать на флорплане?
С временным анализатором разбираюсь...

Сообщение отредактировал MaxVetrov - Nov 28 2006, 11:36