Учет внутренних цепей пина (от шарика BGA до кристалла), Оптимальное выравнивание длин цепей памяти DDR Опции

[VslavX]

В данный момент трассируется плата с DDR-400. По аппнотам производителя контроллера памяти рекомендуется выравнивание цепей на плате в группах данных с точностью не хуже 25 милс. Но сам корпус чипа довольно большой - BGA 35x35 мм и некоторые ножки в группах разнесены достаточно далеко.
В различных других аппнотах (от производителей памяти, например) пишут что надо учитывать длину проводников внутри микросхем - от контакта внешнего корпуса до собственно кристалла. А где следует взять данные о внутренней длине пинов? Такой информации в явном виде производитель не дает. Вероятно, эти данные возможно вычислить из паразитных параметров из IBIS модели? HyperLynx, например, похоже что-то подобное вытаскивает из IBIS при моделировании - эффективная длина до согласующего резистора оказывается больше явно указанной на модели.
Каким образом эту внутренюю длину пинов следует учесть? Задать предварительные параметры цепей, получить общую эффективную длину предварительным моделиорванием и потом использовать ее при трассировке? Или предварительно отказаться от точного выравнивания цепей и выравнивать уже на финише с моделированием и с подгонкой общего времени распространения, а не тупо по длине.
Как "правильнее" делается в таких случаях?

[Major]

Под картинкой я имел в виду изображение на free cell based листе. У вас на нем нарисовано именно ПО. А про картинку со слоями, она у меня есть.
пять много думал и читал (черную магию, том два).
Вот что взято из доки на HL_via:

The accuracy of the electrical model HyperLynx creates for radial waveguides, especially for its inductance predictions, depends on how well the board design observes the following assumptions:

All return current transitioning from plane-to-plane moves through the distributed capacitance of the dielectric separating the planes

No return current flows through nearby decoupling capacitors

No return current flows through stitching vias

The above assumptions are reasonable for the following board properties:

Decoupling capacitors are not placed very near the via

Or

Decoupling capacitors are placed very near the via, but the signal frequencies are sufficiently high that the capacitors do not decouple effectively, due to their parasitic inductances. This condition might happen for signaling frequencies above 400MHz or so.

The plane-to-plane separation is thin. This might happen when you try to maximize plane-to-plane capacitance to compensate for the failure of decoupling capacitors.

The above assumptions may not be so good for the following board properties:

A decoupling capacitor is placed very near the via, and the capacitor is connected or mounted in such a way that its impedance is low for the signal frequencies of interest. A decoupling capacitor might be located near the via accidentally or deliberately in order to "bypass" the via.

A stitching via is placed very near the via. This is possible only when the two planes are at the same DC voltage.

The plane-to-plane separation is thick, for example >20 mils. In this case, the via electrical model overestimates the via inductance by assuming the current flowing through the dielectric is very widely distributed, but it is likely to find a capacitor or stitching via somewhere nearby to pass through. Note, however, that even a nearby decoupling capacitor may not function effectively at higher signal frequencies.

Если не трудно, посмотрите в HL7.7 раздел про модель ПО, она отличается от процитированой мной модели в HL7.5?

Как раз мой случай не проходит. У меня два слоя земли на ПП, они соеденены ПО со слоями земли в корпусе микросхемы BGA. И на самой ПП много соединений между слоями.
В моем случае поведение ПО чисто емкостное, а оченка HL весьма завышает индуктивность.
Для себя решил что ПО в длину цепи включать не буду.