Цитата
Немного не по теме.
CLK в fpga можно разогнать только с помощью DCM и только в 2 раза?
Или есть ещё какие методы?
DCM, DLL, PLL - для разных FPGA эти блоки называются по-разному и обеспечивают разные возможности.
Если Вы имели ввиду "увеличить CLK внутри FPGA", то да - надежно сделать это можно только с помощью этих блоков; нет - не только в 2 раза: DCM(в частности) предоставляет возможность получения из клока совершенно новой частоты (clk=clk_in*(MUL/DIV)), где MUL, DIV = 1..32. Естественно, есть ограничения на максимальную и минимальную вх. и вых. частоты(читайте документацию).
Другое дело, если под "разогнать частоту" подразумевается "заставить проект работать на бОльшей частоте". В этом случае, нужно оптимизировать проект(задавать констрейнты, использовать конвейеризацию и т.д.)
max fq. CLK BUFG?
Dec 2 2006, 16:24
