Умножитель signed/unsigned 64bit Опции

[Mad-man]

Может кто видел умножители 64бит целых знаковых и беззнаковых чисел.
Или какое-нибудь законченное решение откуда его можно выдрать.
язык Verilog-2001.

Был бы очень благодарен.

чесно говоря есть 32 разрядный можно былобы его немного расширить,
но за такой код убить мало, ничего не понятно
не хочется изобретать велосипеды
и кроме того похоже на умножение столбиком какое-то

[cupertino]

...

Симплифи, при соблюдении некоторых условий, синтезирует вполне быстрый умножитель. В квартусе, если надо быстрый, то без lpm_mult не обойтись. Может есть и более удачные варианты, я не встречал.

Забыл написать. Говоря про быстрый умножитель, я имел ввиду умножитель с конвейером.

P. S. почему-то нет кнопочки "изменить" ...

Чтобы Synplify синтезировал умножитель с конвеером, надо в придеденный код добавить регистров на выходе, только тогда Synplify сможет растащить их в промежуточные точки не нарушая логику работы схемы

Если можна с этого места поподробнее. Как добавить регистров Синплифай мог разбросать??
Код в студию!!! ;)

Например, для 3-ступенчатого конвеера:

Код

wire [W_A-1:0] a;
wire [W_B-1:0] b;
reg [W_A+W_B-1:0] q0, g1, q;

always @(posedge clock) begin
     q0 <= a * b;
     q1 <= q0;
     q <= q1;
end

и в "Imp Options" -> "Options" разрешить "Pipelining"

[-=Vitaly=-]

Например, для 3-ступенчатого конвеера:

Код

wire [W_A-1:0] a;
wire [W_B-1:0] b;
reg [W_A+W_B-1:0] q0, g1, q;

always @(posedge clock) begin
     q0 <= a * b;
     q1 <= q0;
     q <= q1;
end

Это точно так делается?? Где про это можно почитать??? Я сделал вашу схему и у меня просто умножитель и триггеры на его выходе. Синплифай в РТЛ схематике должен показывать что он разбросал схему или нет???

[cupertino]

Например, для 3-ступенчатого конвеера:

Код

wire [W_A-1:0] a;
wire [W_B-1:0] b;
reg [W_A+W_B-1:0] q0, g1, q;

always @(posedge clock) begin
     q0 <= a * b;
     q1 <= q0;
     q <= q1;
end

Это точно так делается?? Где про это можно почитать??? Я сделал вашу схему и у меня просто умножитель и триггеры на его выходе. Синплифай в РТЛ схематике должен показывать что он разбросал схему или нет???

Чтобы заставить Synplify (Synplify Pro или Premier только) прооптимизировать схему его надо прижать - нарисовать желаемую частоту и поставить регистры на входе тоже (т.е. об'явить a и b reg и положить их внутрь always) чтобы он был вынужден уменьшать время между регистрами.