Учет внутренних цепей пина (от шарика BGA до кристалла), Оптимальное выравнивание длин цепей памяти DDR Опции

[VslavX]

В данный момент трассируется плата с DDR-400. По аппнотам производителя контроллера памяти рекомендуется выравнивание цепей на плате в группах данных с точностью не хуже 25 милс. Но сам корпус чипа довольно большой - BGA 35x35 мм и некоторые ножки в группах разнесены достаточно далеко.
В различных других аппнотах (от производителей памяти, например) пишут что надо учитывать длину проводников внутри микросхем - от контакта внешнего корпуса до собственно кристалла. А где следует взять данные о внутренней длине пинов? Такой информации в явном виде производитель не дает. Вероятно, эти данные возможно вычислить из паразитных параметров из IBIS модели? HyperLynx, например, похоже что-то подобное вытаскивает из IBIS при моделировании - эффективная длина до согласующего резистора оказывается больше явно указанной на модели.
Каким образом эту внутренюю длину пинов следует учесть? Задать предварительные параметры цепей, получить общую эффективную длину предварительным моделиорванием и потом использовать ее при трассировке? Или предварительно отказаться от точного выравнивания цепей и выравнивать уже на финише с моделированием и с подгонкой общего времени распространения, а не тупо по длине.
Как "правильнее" делается в таких случаях?

[Major]

Спасибо.
По физике процесса изменений нет (скорее всего трудно определять тип граничных условий), но достоинств HL это не умоляет ни коим образом.

[VslavX]

Итак, от моделирования наконец добрался до практической трассировки платы. Ситуация относительно простая - один 64-битный банк, 16x4.
Напрягает шина данных DDR и выравнивание проводников в ней. По временнОму бюджету по чтению тут такая ситуация - контроллер допускает разброс данных в 750ps относительно строба, самое неприятное, что это параметр не зависит от частоты - на 266/333/400 одинаково (видать реализация контроллера DDR основана на фиксированной задержке строба). То есть при неудачной трассировке послаблений не будет - снижение частоты никак не поможет. Из этих 750ps сама микросхема DDR "отъедает" 450ps, остается всего 300ps допустимого разброса.
Изначально я предполагал провести все проводники в каждой отдельной byte lane одинаковым способом, но это топологически оказалось затруднительно (многорядный BGA) - часть проводников пришлось разбросать по разным слоям. Поскольку на внешних и внутренних слоях скорости сигнала разные, то выравнивание проводников по длине между собой потеряло смысл. К тому же число vias на каждой дорожке оказалось разным.
Теперь у меня вопрос - насколько корректно в данном случае ориентироваться на табличку задержек моделируемую HyperLynx в пакетном режиме? Достаточно ли проконтроллировать задержки в группе по табличке и все? Кто-нибудь уже успешно трассировал DDR в разных слоях, какие методы контроля задержек использовались?