Непонятка с отношением жирности полевиков, моя симуляция и standard cell'ы Опции

[SM]

Проектируя выходной каскад усилителя класса D заметил тут вот что - по моим рассчетам для обеспечения нужного одинакового тока в нагрузку и из нагрузки, подключенной к пол-питанию, необходимо в моей технологии отношение W(p) к W(n) 3.5, а в IO-падах CMOS-драйверы построены на отношении примерно 1.8, как собственно и сами "ядерные" целлы. Почему такой выбор может быть? Ведь того же можно добится при заметно меньшем n-канальнике!

[chairman]

Проектируя выходной каскад усилителя класса D заметил тут вот что - по моим рассчетам для обеспечения нужного одинакового тока в нагрузку и из нагрузки, подключенной к пол-питанию, необходимо в моей технологии отношение W(p) к W(n) 3.5, а в IO-падах CMOS-драйверы построены на отношении примерно 1.8, как собственно и сами "ядерные" целлы. Почему такой выбор может быть? Ведь того же можно добится при заметно меньшем n-канальнике!

Может быть это оптимизация драйвера под слабый НМОП и сильный ПМОП? Или еще такое в Level Shifter"ах можно встретить.

Посмотрите на показатели Ron/ток насыщения в том типе транзисторов, которые использованы в драйверах.

Для цепочек драйверов обычно приравнивают уравнения токов обоих типов транзисторов, учитывая, что разница в подвижности электронов и дырок примерно 2.4-2.8.