Переключатель двух независимых клоков, Насколько корректная реализация? Опции

[LordVader]

Задача:
Имеем 2 независимых клока (скажем, 20 и 24 МГц), требуется сделать переключататель, который на выходе даёт 20,10,24,12 МГц (выбор - 2 асинхронными сигналами). Требуется, чтобы на выходе не появлялось импульсов короче, чем полупериод самого быстрого входного клока.

Родил вот такую схему (нарисовано в квартусе) , насколько она корректна?

PS: вполне понимаю, что схема асинхронная и на очень быстрых клоках всё равно возможны глюки. Но макс. частота такая, как указана выше, а моделирование вроде бы не выявляет глитчей (целевой чип - epm3032).

Сообщение отредактировал LordVader - Feb 14 2007, 01:27

[sazh]

переключатель F - F/2 безглитчевый... вроде бы
////////////////////////////////////////////
В этом вроде бы все и заложено. Вы выносите на обсуждение схему, анализ которой требует больших временных затрат. У кого они есть. При этом игнорируете схемные решения с приличным анализом.
Главное отличие Вашей и другой схем это в тактировании триггеров.
Но самое главное, такая схема некорректна по определению. Без констрейнов по всем путям Вы долны получить сплошные clock skew, некорректные clock hold.
Я в лоб первел. Если хотите посмотрите
module switch_clocks
(
input clock1,
input clock0,
input select,
input delitel,
output out_clock_end
);

reg reg_clock1_a, reg_clock1_b;
reg reg_clock0_a, reg_clock0_b;
reg reg_clock1_aa, reg_clock1_bb;
reg reg_clock0_aa, reg_clock0_bb;
reg reg_del;

wire clock0a;
wire a, b, c, d;
wire aa, bb, cc, dd;

always @(posedge clock1)
begin
reg_clock1_a <= a;
end
always @(negedge clock1)
begin
reg_clock1_b <= reg_clock1_a;
end

always @(posedge clock0)
begin
reg_clock0_a <= b;
end
always @(negedge clock0)
begin
reg_clock0_b <= reg_clock0_a;
end

assign a = ~reg_clock0_b & select;
assign b = ~reg_clock1_b & ~select;
assign c = reg_clock1_b & clock1;
assign d = reg_clock0_b & clock0;
assign clock1a = c | d;

always @(posedge clock1a)
begin
reg_del <= ~reg_del;
end

assign clock0a = reg_del;

always @(posedge clock1a)
begin
reg_clock1_aa <= aa;
end
always @(negedge clock1a)
begin
reg_clock1_bb <= reg_clock1_aa;
end

always @(posedge clock0a)
begin
reg_clock0_aa <= bb;
end
always @(negedge clock0a)
begin
reg_clock0_bb <= reg_clock0_aa;
end

assign aa = ~reg_clock0_bb & delitel;
assign bb = ~reg_clock1_bb & ~delitel;
assign cc = reg_clock1_bb & clock1a;
assign dd = reg_clock0_bb & clock0a;
assign out_clock_end = cc | dd;

endmodule