Непонятка с отношением жирности полевиков, моя симуляция и standard cell'ы Опции

[SM]

Проектируя выходной каскад усилителя класса D заметил тут вот что - по моим рассчетам для обеспечения нужного одинакового тока в нагрузку и из нагрузки, подключенной к пол-питанию, необходимо в моей технологии отношение W(p) к W(n) 3.5, а в IO-падах CMOS-драйверы построены на отношении примерно 1.8, как собственно и сами "ядерные" целлы. Почему такой выбор может быть? Ведь того же можно добится при заметно меньшем n-канальнике!

[chairman]

Проектируя выходной каскад усилителя класса D заметил тут вот что - по моим рассчетам для обеспечения нужного одинакового тока в нагрузку и из нагрузки, подключенной к пол-питанию, необходимо в моей технологии отношение W(p) к W(n) 3.5, а в IO-падах CMOS-драйверы построены на отношении примерно 1.8, как собственно и сами "ядерные" целлы. Почему такой выбор может быть? Ведь того же можно добится при заметно меньшем n-канальнике!

Может быть это оптимизация драйвера под слабый НМОП и сильный ПМОП? Или еще такое в Level Shifter"ах можно встретить.

Посмотрите на показатели Ron/ток насыщения в том типе транзисторов, которые использованы в драйверах.

Для цепочек драйверов обычно приравнивают уравнения токов обоих типов транзисторов, учитывая, что разница в подвижности электронов и дырок примерно 2.4-2.8.

[SM]

Может быть это оптимизация драйвера под слабый НМОП и сильный ПМОП? Или еще такое в Level Shifter"ах можно встретить.

Не очень понимаю, что Вы хотите этим сказать. Это (то, после чего я задумался) самый простой output-пад с CMOS уровнями без всяких наворотов. Я их хотел трипл-бондом напараллелить для выходного каскада усилка класса D, наивно думая, что раз CMOS, то сила единицы должна быть близка к силе нуля. Ан нет, симуляция показала облом, что N там гораздо сильнее необходимого. Посему теперь приходится рисовать свой драйвер, а от IOпада взять только защиту...

ЗЫ
А по части выходных каскадов стандарт-целлов я уже все понял, просто никогда доселе не задумывался над проблемами выбора полевиков внутри них.

[chairman]

Не очень понимаю, что Вы хотите этим сказать. Это (то, после чего я задумался) самый простой output-пад с CMOS уровнями без всяких наворотов. Я их хотел трипл-бондом напараллелить для выходного каскада усилка класса D, наивно думая, что раз CMOS, то сила единицы должна быть близка к силе нуля. Ан нет, симуляция показала облом, что N там гораздо сильнее необходимого. Посему теперь приходится рисовать свой драйвер, а от IOпада взять только защиту...

ЗЫ
А по части выходных каскадов стандарт-целлов я уже все понял, просто никогда доселе не задумывался над проблемами выбора полевиков внутри них.

Прошу прощения, сначала написал, а потом подумал, что иногда лучше жевать, чем говорить .

Никакая это не оптимизация под сильный ПМОП, нет конечно же. Внимательнее прочитав выше посты более умных людей вспомнилось кое-что из университетской программы: В данном случае скорее всего приносят в ущерб симметрию сигнала в поисках оптимума. Смотрим Ron для НМОП и ПМОП в насыщении и внутренние паразитные емкости.

Соответственно оптимум находится из RC - комбинации собственных паразитов помноженных на ln(2), если не ошибаюсь, - задержка от 50% входа до 50% выхода. В зависимости от технологии это коэффициент и будет 1.5-2. Для симметричного сигнала он будет пропорционален 2.4 - 2.8.

А что такое трипл-бонд?