Желающим российских ASICов, посвящается Опции

[zzzzzzzz]

С недавних пор стали появляться люди, желающие по-быстрому перекатать HDL-проект на российкую элементную базу.
В свободном доступе нет никакой информации, позволяющей оценить такую возможность - почему-то не принято
делиться у нас с разработчиками такой "служебной" информацией (не нужны, видать, сторонние разработчики - хотя некоторые
предприятия и позиционируют себя как фаундри).Тем более, когда речь идет о стойкой топологии. Это, мягко говоря, неправильно.

Вот и решил я попробовать поломать такую печальную картину.
Выкладываю ознакомительную версию нашей стойкой библиотеки для синтеза в MG Leonardo.
Кратко:
-техпроцесс КМОП 1.0 мкм базовый (cкомпиллирован под изготовление на любом российском предприятии, имеющем 1мкм техпроцесс);
-около 180 стандартных ячеек;
-"errors free" с высокой вероятностью - прошла проверку при 3 изготовлениях БИС;
-есть дополнения в виде библиотеки ПАДов, некоторых аналоговых модулей (здесь не прилагаются);
-про стойкость здесь писать не буду (дабы..), для способных расшифровать - 3 по Г.

Возможно, всего, что сейчас происходит в недрах электронных "монстров", я не знаю. Но моя информация будет такова:
-на сегодняшний день это лучшее, что Вы сможете найти (сможете ли, вообще-то?), имеющее в итоге приемлимый выход годных.
Много говорят про 0.8мкм или даже 0.5, 0.35, 0.24, 0.18 - хотите, - верьте...

Очередной запуск наше предприятие планирует где-то через 2-3 месяца.
Можем "пустить" к себе миллиметров квадратных так 20, - если это интересно кому-то.
Если в целом Ваш проект проходит по синтезу на основе нашей библиотеки (времена и площадь) - решайте.
Возможно разработать к ней дополнительно какой-нибудь особенный модуль со специфическими требованиями.
Например, 1ГГц делитель частоты на входе, LVDS-приемопередатчик, PLL, RAM, ROM и т.п.

Да, есть одна не очень приятная особенность - предприятие-изготовитель делает партию где-то 3 месяца. Но бывают и "затяжки" до полугода...
А иногда вообще запарывают партию...

Успехов.

Прикрепленные файлы

 ForLeonardo.rar ( 50.29 килобайт ) Кол-во скачиваний: 236

 

[vetal]

2zzzzzzzz:
Прайс листа не хватает))

синтезировал с вашей библиотекой 51 ядро(синхронное,без памяти):
Instances 5010 Area 14682128
Fmax 2.5 MHz
---------------

Было бы важнее уточнить о наличии готовых ip блоков(если таковые имеются):
память(sram), fifo, eeprom(или даже flash)
процессоры/периферия

на tsmc25 результаты более интересные(практичные) получаются ))))

[zzzzzzzz]

2zzzzzzzz:
Прайс листа не хватает))

синтезировал с вашей библиотекой 51 ядро(синхронное,без памяти):
Instances 5010 Area 14682128
Fmax 2.5 MHz
---------------

Было бы важнее уточнить о наличии готовых ip блоков(если таковые имеются):
память(sram), fifo, eeprom(или даже flash)
процессоры/периферия


на tsmc25 результаты более интересные(практичные) получаются ))))

Прайс-листа нет. Индивидуальный подход, так сказать. Это не означет "дорого". Скорее "точнее".

14.7 мм кв - это не много для стойкого 51-го. С ПАДами будет кристалл примерно 4х4. Вполне удобоваримый размерчик для производства.

А вот с частотой у вас чего-то не в порядке - надо разбираться.
Фриверные ядра частенько кривоваты бывают.
Эта кривость не так заметна на субмикронных технологиях.
У вас в HDL 51-го общая шина или мультиплексоры?
Мы заканчиваем стойкий PIC16 - частота около 50МГц.

Что касается ip :
готовые решения есть, но они всегда требуют "масштабирования" под конкретные задачи. Это решается в рабочем порядке.
flash не делали, так как они не стойкие.
Зато есть однократно программируемое ПЗУ на пережигаемых поликремниевых перемычках, стойкое. Ну и масочное, само собой.

Замечу, что для ASICов такой подход "влоб" (взять, например, библиотечное ядро и отсинтезировать его), как это нормально для FPGA, не совсем правильно. Так как к ресурсам надо относится "бережнее", чем в случае программируемой логики. Зато есть возможность добавлять "уникальные" модули, не характерные для нее.
Да и основная идеология ASIC - минимизация стоимости для серийного производства при малых сроках разработки.
Одним словом, правильно делать оптимизацию HDL под ASIC.

tsmc25 - это все-таки не "наши". Для техпроцессов 60нм разница будет еще разительнее. Ну и что? Это ж разные "песни".
Есть, кстати, и ограничение "снизу" - кристаллы менее 1 мм кв не удобны в производстве, - операторы матерятся...

Спасибо за отклик!