реклама на сайте
подробности

 
 
> Стэк ПП.
Politeh
сообщение Mar 30 2007, 16:59
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 467
Регистрация: 7-06-06
Пользователь №: 17 829



Прикрепленное изображение
Пытаюсь выбрать расположение слоев из 2-ух вариантов. Какой предпочесть?

Как я понимаю, во втором варианте(нижний рисунок), отверстия не могут заканчиваться на земляном (SGND) слое, а могут заканчиваться только на MidLayer1 и соответственно будут уменьшать количество свободного места на MidLayer1, чего не хотелось бы. Но сдругой стороны в первом варианте при переходе с нижнего слоя(BottomLayer) на слой питания под ним(InternalPlane 3), при расстановке кондеров, так же нужно будет заканчивать отверстия на MidLayer1.
Возможно ли на 6-ти слойной ПП сделать 4 устр-ва(SDRAM, ПЛИС, флэш, процессор) на одной шине?

Что можно сказать с точки зрения производства?
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
DK64
сообщение Mar 30 2007, 17:26
Сообщение #2


Участник
*

Группа: Свой
Сообщений: 64
Регистрация: 4-02-06
Пользователь №: 13 996



На картинках изображена технология со сквозными переходными отверстиями, а вопросы задаются про технологию со слепыми via (если я все правильно понял). Первая технология существенно дешевле в производстве и более распространена.
Предложенная задача (SDRAM, FPGA, ...) легко решается в 6-ти слоях по технологии со сквозными via, конечно при использовании разумных толщин дорожек и изоляции и размеров via.
Go to the top of the page
 
+Quote Post
Politeh
сообщение Mar 30 2007, 17:44
Сообщение #3


Местный
***

Группа: Свой
Сообщений: 467
Регистрация: 7-06-06
Пользователь №: 17 829



Цитата(DK64 @ Mar 30 2007, 18:26) *
На картинках изображена технология со сквозными переходными отверстиями, а вопросы задаются про технологию со слепыми via (если я все правильно понял). Первая технология существенно дешевле в производстве и более распространена.
Предложенная задача (SDRAM, FPGA, ...) легко решается в 6-ти слоях по технологии со сквозными via, конечно при использовании разумных толщин дорожек и изоляции и размеров via.


Да, я спрашивал именно про глухие. Via выбрал 0.6/0.3. Дорожка/зазор по 5mil. Но проблема с большим количеством кондеров(FPGA будет загружена под завязку). K тому же для 3.3 В специально выбрал отдельный слой, так как все сигналы 3.3 В, а питания ядер процессора и ПЛИС с дополнительным(JTAG) в InternalPlane3. Остаётся 3 слоя под сигналы и при сквозных отверстиях от кондеров места маловато получается.... .



Цитата(Uree @ Mar 30 2007, 18:35) *
Только устройства на шине разнородные(в плане скоростей), такую шину проще всего реализовать с топологией равнолучевой "звезды". Здесь уже не раз упоминались такие случаи.
Помоделируйте обязательно, без этого не получится получить высокую скорость на такой шине.


Спасибо.
Моделировать буду обязательно, без этого, я так понимаю, ни как ...
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 23rd July 2025 - 17:05
Рейтинг@Mail.ru


Страница сгенерированна за 0.01368 секунд с 7
ELECTRONIX ©2004-2016