Нажмите для просмотра прикрепленного файлаПытаюсь выбрать расположение слоев из 2-ух вариантов. Какой предпочесть?

Как я понимаю, во втором варианте(нижний рисунок), отверстия не могут заканчиваться на земляном (SGND) слое, а могут заканчиваться только на MidLayer1 и соответственно будут уменьшать количество свободного места на MidLayer1, чего не хотелось бы. Но сдругой стороны в первом варианте при переходе с нижнего слоя(BottomLayer) на слой питания под ним(InternalPlane 3), при расстановке кондеров, так же нужно будет заканчивать отверстия на MidLayer1.
Возможно ли на 6-ти слойной ПП сделать 4 устр-ва(SDRAM, ПЛИС, флэш, процессор) на одной шине?

Что можно сказать с точки зрения производства?

На картинках изображена технология со сквозными переходными отверстиями, а вопросы задаются про технологию со слепыми via (если я все правильно понял). Первая технология существенно дешевле в производстве и более распространена.
Предложенная задача (SDRAM, FPGA, ...) легко решается в 6-ти слоях по технологии со сквозными via, конечно при использовании разумных толщин дорожек и изоляции и размеров via.

Только устройства на шине разнородные(в плане скоростей), такую шину проще всего реализовать с топологией равнолучевой "звезды". Здесь уже не раз упоминались такие случаи.
Помоделируйте обязательно, без этого не получится получить высокую скорость на такой шине.

1/2 OxFF:
про глухие переходные могу рассказать, что однажды азиатские товарищи насверлили их наскрозь, кроме того на присланных ПП красовались наклеечки TEST OK, как уж у них такой тест получился (видно что по крайней мере пытались делать, если верить следам на контактных площадках) ума не прилажу... однако переделали безвозмездно, правдо время потрачено в 2 раза больше...
ИХМО лучше попытаться не делать глухих переходных

Да, я спрашивал именно про глухие. Via выбрал 0.6/0.3. Дорожка/зазор по 5mil. Но проблема с большим количеством кондеров(FPGA будет загружена под завязку). K тому же для 3.3 В специально выбрал отдельный слой, так как все сигналы 3.3 В, а питания ядер процессора и ПЛИС с дополнительным(JTAG) в InternalPlane3. Остаётся 3 слоя под сигналы и при сквозных отверстиях от кондеров места маловато получается.... .





Спасибо.
Моделировать буду обязательно, без этого, я так понимаю, ни как ...

Можно сделать вырез в слое 3.3В под ПЛИС и поместить туда полигон для питания ядра, а оставшееся питание подвести во внутреннем сигнальном слое (но более широкими дорожками) и кондеры разместить с обратной стороны платы, внутри контура ПЛИС. Подобным образом можно поступить и с процессором. Это почти полностью высвободит один внутренний сигнальный слой. Если еще по-удобнее распределить шинные ноги ПЛИС , то все должно получиться. Думаю стоит повозиться, чтобы избавиться от слепых via.

Насчет "равнолучевой" звезды частично разобрался. Вот что пишет Paul:


Скачал pdf-файл и просмотрел. Спасибо за помощь. Но вот вопрос. По словам Paula необходима RC терминация в центре. В центре чего? Каждого луча или в центре звезды? И какую функцию она выполняет? Ведь есть согласование на нагрузке(параллельное с ёмкостью и без), на источнике(последовательное), линии задержки в виде RC цепочек... , а тут что?
Или я не правильно что-то понял?

Делать глухие переходки - мягко говоря нехорошо (будет дорого и самое главное трудно будет найти качественно работающего производителя). Если очень уж плотный дизайн получается, то лучше добавить пару слоев, чем использовать blind|bured via.
советую попытаться поискать примеры таких проектов - TI, Xilinx (как раз для C6xxx, давинчи, дм642 итп: FPGA+Flash+DDR/SDRAM).
Какая скорость SDRAM?
Про топологию звезда ничего не скажу, не делал ( "терминатор в центре" - это про центр звезды говорится).
Подобный случай (быстрые и медленные ус-ва на одной шине, 3 нагрузки) - делал daisy chain (длинна ~3000 милов) c отводами до 200-400 милов - работает на 133М без проблем (даже без терминаторов на коцах линий, линии - 57 ом).

Спасибо за ценный совет! Попробую такой вариант. Насчет глухих отверстий убедили.
Частота 100 МГц.