Непонятная проблема с Digilent Spartan-3 starter Kit и евойной Ext. SRAM, То ли не пишет, то ли не читает... Ай нид ХЕЕЕЛП!!! Опции

[Мастер-Ломастер]

Понадобилось мне задействовать большой объём памяти, больший, нежели чем BlockRAM. На вышеуказанной плате (S3Board) есть два чипа шустрой асинхронной SRAM по 256к 16-битных слов в каждой. Шина адреса запараллелена, шины данных раздельные, управление ножками #WE и #OE запараллелено, ножки #CE, #UB и #LB раздельные.

Всё вроде просто.

Интерфейс модуля, который я использую для работы с этими чипами, примерно такой (опускаю незначительные детали):

Код

...
SRAM_ADDR: out std_logic_vector (17 downto 0);
SRAM_DATA: inout std_logic_vector (15 downto 0);
SRAM_OE: out std_logic;
SRAM_WE: out std_logic;
SRAM_UB: out std_logic;
SRAM_LB: out std_logic;
SRAM_CE: out std_logic;
...
ADDR : in std_logic_vector (17 downto 0);
DATA_READ: out std_logic_vector (15 downto 0);
DATA_WRITE: in std_logic_vector (15 downto 0);
...

На управляющих ножках стоят PULLUP, на адресе и данных для SRAM пробовал ставить и PULLUP, и PULLDOWN, и KEEPER ... впрочем, я чуть забегаю

Когда я делаю вот примерно так:

Код

SRAM_ADDR <= ADDR;
SRAM_OE <= '1';
SRAM_WE <= '0';
SRAM_CE <= '0';
SRAM_LB <= '0';
SRAM_UB <= '0';
SRAM_DATA <= DATA_WRITE;

Смотрю, что появилось на ножках адреса и данных (для отладки, на младшие биты этих шин, повесил светодиоды, через буфер), там всё правильно: установился адрес, есть данные для записи, логические уровни на пинах управления по нулям (там, где надо). Т.е. должен записаться кусок данных в указанную ячейку памяти. Отлаживаюсь чуть ли не в статическом режиме - т.е. несмотря на отсутствие работы с таймингами, всё должно работать (промежутки между подачей и снятием управляющих сигналов просто _гигантские_ по сравнению с теми, что указаны в даташите на чипы памяти).

Далее делаю так:

Код

--SRAM_ADDR <= ADDR; -- адрес не переключаю, на шине - KEEPER
SRAM_OE <= '0';
SRAM_WE <= '1';
SRAM_CE <= '0';
SRAM_LB <= '0';
SRAM_UB <= '0';
DATA_READ <= SRAM_DATA;

Всё вроде замечательно - на выходе DATA_READ модуля появляется то, что я прежде записал.

Но.

Если же я раскомментарю присвоение SRAM_ADDR и поставлю туда какой-нибудь _другой_ адрес - то считается опять то же самое!

Т.е. читается не значение из памяти, на которое указывает адрес, а последнее "записанное" значение. Какой бы я адрес не ставил - читается не то, что там должно быть, а то, что было куда-нибудь последним записано.

Я вертел эту схему и так, и сяк, и наперекосяк.
Алгоритм (если это можно назвать алгоритмом) прекрасно работает на BlockRAM, что внутри ПЛИС, но не работает на внешней.

Сначала я думал, что микросхема памяти просто не успевает за ПЛИС (изначально работал на 50 МГц, чипы памяти - 10 нс). Оные чипы грелись, но... Дело оказалось не в этом. Снизив частоту до долей Гц делением, чтобы наблюдать перетикивание светодиодов "вживую", я не добился продвижения в понимании оного глюка.

Если поставить PULLUP на выходы SRAM_DATA - читается FFFF. Если поставить PULLDOWN - читается 0000. Если KEEPER - последнее записанное. Уровни на управляющих ножках - правильные. Адрес выставляется. Что ей ещё надо, блин?

Пробовал даже делать так:

Код

SRAM_DATA<="ZZ...ZZ";
DATA_READ <= SRAM_DATA;

с тем же результатом (с никаким, т.е.).

• Может такое быть, что сами микросхемы не работают? Мне кажется, что это очень маловероятно - всё ведь, кроме них, работает прекрасно.
• Как это проверить другим способом?
• Кто-нибудь на этой плате вообще внешнюю память использовал?

Перепаивать микросхемы не предлагайте, заменить их не на что (и ОЧЕНЬ не хочется портить плату).

Сообщение отредактировал Мастер-Ломастер - Feb 22 2007, 00:25

[Artem_Petrik]

Вобщем вот такой нехитрый код у меня в железе работает:

Код

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.numeric_std.all;

ENTITY vhdl_sram IS
    PORT
    (
        clk        : IN    STD_LOGIC;
        rst        : IN    STD_LOGIC;
        -- Сигналы для SRAM
        address    : OUT    STD_LOGIC_VECTOR(16 downto 0);
        data    : INOUT    STD_LOGIC_VECTOR(7 downto 0);
        oe_n    : OUT    STD_LOGIC;
        ce_n    : OUT    STD_LOGIC;
        we_n    : OUT    STD_LOGIC;
        -- Считанное назад значение
        readed_data    : OUT    STD_LOGIC_VECTOR(7 downto 0)
    );
END vhdl_sram;

ARCHITECTURE rtl OF vhdl_sram IS
    TYPE state_type IS (state1, state2, state3);
    SIGNAL state: state_type;
    
    --SIGNAL    cnt    : UNSIGNED(4 DOWNTO 0);
    SIGNAL    cnt    : INTEGER RANGE 0 TO 31;
BEGIN

    PROCESS (clk, rst)
    BEGIN
        IF rst='1' THEN
            cnt <= 0;
        ELSIF (clk'EVENT AND clk = '1') THEN
            cnt <= cnt + 1;
        END IF;
    END PROCESS;
    
    PROCESS (clk, rst)
    BEGIN
        IF (rst='1') THEN
                    address <= B"0_0000_0000_0000_0000";
                    data <= (others => 'Z');
                    ce_n <= '1';
                    oe_n <= '1';
                    we_n <= '1';
                    readed_data <= B"0000_0000";
        ELSIF (clk'EVENT AND clk = '1') THEN
            CASE cnt IS
                WHEN 0 =>
                    address <= B"0_0000_0000_0000_0000";
                    data <= B"0110_1010";
                    ce_n <= '1';
                    oe_n <= '1';
                    we_n <= '1';
                    
                WHEN 1 =>
                    ce_n <= '0';
                    we_n <= '0';
                    
                WHEN 2 =>
                    ce_n <= '1';
                    we_n <= '1';
                    
                WHEN 3 =>
                    address <= B"0_0000_0000_0000_0001";
                    data <= B"1100_0101";
                    
                WHEN 4 =>
                    ce_n <= '0';
                    we_n <= '0';

                WHEN 5 =>
                    ce_n <= '1';
                    we_n <= '1';
                    
                WHEN 6 =>
                    address <= B"0_0000_0000_0000_0000";
                    data <= (others => 'Z');
                
                WHEN 7 =>
                    ce_n <= '0';
                    oe_n <= '0';
                    
                WHEN 15 =>
                    readed_data <= data;
                    
                WHEN 16 =>
                    ce_n <= '1';
                    oe_n <= '1';
                    
                WHEN OTHERS => NULL;
                    
            END CASE;
        END IF;
    END PROCESS;
END rtl;

Пока писал - выяснил для себя, что ничего я в VHDL не понимаю , так что за красоту не ругайте.
У меня микруха 8битная, недостающие сигналы добавите сами, либо вообще можно выдать на них нули навсегда (кроме шины данных естественно). Здесь все циклически повторяется, с задержкой между повторениями, для того, чтобы было наиболее удобно смотреть сигналы осциллографом. Смотреть желательно прямо на ногах SRAM (впрочем к шарикам подлезть трудно, так что замечание лишнее). Заодно обратить внимание на уровни нулей и едениц. Ноги сконфигурить как 3,3V CMOS. Я на шину данных пуллапов/басхолдов не ставил. Если все выдаваемые плисой сигналы в порядке, но ОЗУ все равно ничего не выдает - остается только предпологать неисправность микросхемы SRAM, и, по возможности, заменить ее на заведомо исправную. В частности, если поначалу, по каким-то причинам, при чтении из озу FPGA не переводила шину данных в Z состояние, то

Оные чипы грелись, но...

могло быть вызвано вовсе не 50МГц-ами, и привести к выходу микросхем из строя. Эта микруха при Fmax ест порядка 100ма, так что при 50Мгц по идее особо грется не должна. Впрочем "грелись" - понятие растяжимое.

Надеюсь моя нехитрая помощь поможет победить эту неприятную проблему.

[Мастер-Ломастер]

Если все выдаваемые плисой сигналы в порядке, но ОЗУ все равно ничего не выдает - остается только предпологать неисправность микросхемы SRAM

микросхемы исправны, я проверил при помощи s3_board_monitor - обе пишутся/читаются. По крайней мере, по тем адресам, что я проверял - сам "монитор" управляется вручную, поэтому я провериол только несколько первых адресов. Так что с чипами всё ok (и с ПЛИС тоже).

Но и мой вариант, и ваш - не работают.

Оба ничего не пишут и читают ахинею.

У меня была безумная гипотеза: в .UCF неверно прописаны ножки управляющих стробов. Проверил-перепроверил, а потом вовсе скопировал из вышеупомянутого "монитора" кусок UCF-файла.

Не помогло.

Чипы, как я уже сказал, действительно греются - хоть какая-то реакция

Осцилла дома нету, проверить эпюры нечем - я основываюсь на показаниях всё того же "монитора" и дополнительно ещё использую LED-индикатор, что на плате установлен.

Делаю так: запускаю прошивку, которая должна (хехе) прописать по первым четырём адресам разные константы, затем перегружаю плату и запускаю "монитор", чтобы посмотреть, что изменилось в SRAM. А там - ничего не изменилось, кроме ячеек с нулевыми адресами (но, видимо, это уже сам монитор их портит).

Чем дальше, тем меньше понимаю, что там происходит