SI - Форум разработчиков электроники ELECTRONIX.ru

Politeh Просмотр профиля	Apr 16 2007, 14:37 Сообщение #1
Местный Группа: Свой Сообщений: 467 Регистрация: 7-06-06 Пользователь №: 17 829	Прдолжаю делать EMIF + 2 SDRAM + FLASH + FPGA(100 МГц). Вопрос. Если в случае Slow-Weak при моделировании в HL сигнал получается плохой, а в других случаях соответствующий нормам, то велика ли вероятность некорректной работы? Спасибо.

Ответов

avesat Просмотр профиля	Apr 16 2007, 18:47 Сообщение #2
Знающий Группа: Свой Сообщений: 589 Регистрация: 14-08-05 Из: Украина Пользователь №: 7 621	Прочитайте про правила разводки SDRAM памяти! У альтеры и микрона есть толковые апликейшины, если не найдете пишите, просто сразу линки не нашел. -------------------- "Мы будем играть, пока не треснут наши гитары, и все те, кто любит рок - я отдаю вам честь!" AC/DC

Сообщений в этой теме

Политех SI Apr 16 2007, 14:37

avesat Вот прочитайте, вырезка из даташита Apr 16 2007, 16:10

Политех Цитата(avesat @ Apr 16 2007, 17:10) Вот п... Apr 16 2007, 16:17

avesat Прочитайте про правила разводки SDRAM памяти! ... Apr 16 2007, 18:47

Политех Цитата(avesat @ Apr 16 2007, 19:47) Прочи... Apr 17 2007, 08:02

avesat Цитата(Политех @ Apr 16 2007, 14:37) Прдо... Apr 17 2007, 09:38

Политех Цитата(avesat @ Apr 17 2007, 10:38) Я дум... Apr 17 2007, 13:02

Жека Цитата(Политех @ Apr 17 2007, 14:02) 4 сл... Apr 17 2007, 13:08

Uree А почему именно сигнальных 4? На небольших БЖА 4 В... Apr 17 2007, 17:05

Жека Цитата(Uree @ Apr 17 2007, 18:05) А почем... Apr 17 2007, 17:43

Uree Смотря какой БЖА Если сплошной - да. Если с пустым... Apr 17 2007, 17:54

1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)

Пользователей: 0

Режим отображения: Переключить на: Стандартный · Переключить на: Линейный · Древовидный

Сейчас: 20th June 2025 - 00:07