SI Опции

[Politeh]

Прдолжаю делать EMIF + 2 SDRAM + FLASH + FPGA(100 МГц).

Вопрос.
Если в случае Slow-Weak при моделировании в HL сигнал получается плохой, а в других случаях соответствующий нормам, то велика ли вероятность некорректной работы?

Спасибо.

[avesat]

Прочитайте про правила разводки SDRAM памяти!
У альтеры и микрона есть толковые апликейшины, если не найдете пишите, просто сразу линки не нашел.

[Politeh]

Прочитайте про правила разводки SDRAM памяти!
У альтеры и микрона есть толковые апликейшины, если не найдете пишите, просто сразу линки не нашел.

Правила разводки для Micron смотрел, так вообщем и стараюсь делать. Правда с расстоянием между дорожками... там по 6 мил.... , но слишком большие наводки... придется увеличивать. А это наверное доп. слой. Хотя у меня всего 6 слоёв: 3 сигнальных, 2 питания - один полностью под питание выводов, а другой под питание ядер и дополнительное питание, думаю так меньше помех будет для сигналов. Ну и один слой земли.
А теперь если расстояние увеличивать между дорожками, то наверное придется всё питание на 1 слой кидать, а так жалко . Хотя вроде люди говорят, что это нормально и в апликэйшн тоже есть примеры где всё питание под Xilinx в одном слое.