Цитата(Индеец @ Jun 29 2007, 10:06)
Здравствуйте!
Макс+плюс, графический редактор.
Делю частоту глобального клока пополам Т-триггером. Design Doctor выдает: Ripple Clock detected starting <с_этого_TFF>. Почитал хэлп, Ripple Clock Examples, все вроде соответствует их "good design practice". В репорт-файле полученный делением клок признан глобальным в разделах Buried Logic и Clock Signals.
Что я не понимаю???!!! Не удается победить Ripple Clock. Что делать???!!!
Для справки, моя схема: порт INPUT, примитив GLOBAL, примитив TFF (с VCC на T-входе), примитив GLOBAL, и далее на схему.
Насколько я помню по MAX+PLUS II, да и вообще по Altera - то глобальный клок может идти только с пина (по крайней мере для CPLD). Смущает то, что поделенный клок у Вас глобальным получился
А вообще - такая практика пагубна... используйте одну тактовую, а выход этого триггера подавайте на Enable остальной части схемы
"Everything should be made as simple as possible, but not simpler." - Albert Einstein
Ripple clock при делении клока, вопрос начинающего
Jun 29 2007, 07:06
