реклама на сайте
подробности

 
 
> Ripple clock при делении клока, вопрос начинающего
Индеец
сообщение Jun 29 2007, 07:06
Сообщение #1


Участник
*

Группа: Новичок
Сообщений: 20
Регистрация: 10-05-07
Из: spb
Пользователь №: 27 634



Здравствуйте!
Макс+плюс, графический редактор.
Делю частоту глобального клока пополам Т-триггером. Design Doctor выдает: Ripple Clock detected starting <с_этого_TFF>. Почитал хэлп, Ripple Clock Examples, все вроде соответствует их "good design practice". В репорт-файле полученный делением клок признан глобальным в разделах Buried Logic и Clock Signals.
Что я не понимаю???!!! Не удается победить Ripple Clock. Что делать???!!!


Для справки, моя схема: порт INPUT, примитив GLOBAL, примитив TFF (с VCC на T-входе), примитив GLOBAL, и далее на схему.
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
sazh
сообщение Jul 2 2007, 07:36
Сообщение #2


Гуру
******

Группа: Свой
Сообщений: 2 435
Регистрация: 6-10-04
Из: Петербург
Пользователь №: 804



Нет проблем проблем в FPGA клок с выхода триггера сделать глобалльным. При условии что эти линии пне задействованы полностью извне. Можно выход одного триггера пропустить через примитив lcell и global. Тоже должно получиться. Другое дело что от сообщения про ripple clock не удасться отделаться.
Ведь все равно первый триггер функционирует от одного клока, а последующие от другого, пусть и глобального.
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th July 2025 - 23:21
Рейтинг@Mail.ru


Страница сгенерированна за 0.01379 секунд с 7
ELECTRONIX ©2004-2016