Ripple clock при делении клока, вопрос начинающего Опции

[Индеец]

Здравствуйте!
Макс+плюс, графический редактор.
Делю частоту глобального клока пополам Т-триггером. Design Doctor выдает: Ripple Clock detected starting <с_этого_TFF>. Почитал хэлп, Ripple Clock Examples, все вроде соответствует их "good design practice". В репорт-файле полученный делением клок признан глобальным в разделах Buried Logic и Clock Signals.
Что я не понимаю???!!! Не удается победить Ripple Clock. Что делать???!!!


Для справки, моя схема: порт INPUT, примитив GLOBAL, примитив TFF (с VCC на T-входе), примитив GLOBAL, и далее на схему.

[Andr2I]

А все таки откуда берется ripple clock? Если выходы триггеров в дальнейшем нигде не "пересекаются", то иголок не должно быть.
В документации на ЦиклонII на стр.2-22 сказано - " Dedicated clock pins (CLK[]), PLL outputs, the logic array, and
dual-purpose clock (DPCLK[]) pins can also drive the global clock
network." Но на logic array - Quartus ругается, даже если пропустить сигнал через специальную функцию ALTCLKCRTL. Хотя из документации на Clock Control Block следует, что он нужен для "Dynamic global clock network clock source selection", а в качестве источника сигнала могут быть использованы "Four internally-generated signals" (стр. таже самая).
Понятно, что обойти это можно (через сигналы разрешения и один clk или не смотреть на ругань Qurtus), но другой вопрос - для чего тогда писать про это, делать специальные примитивы и блоки на кристалле?
Может я чего не понимаю?