Максимальная скорость SPI, Чему равно 100ns+100ns? Опции

[XVR]

Читаю даташиты от PIC18F45J10 и не могу понять - то ли у меня проблемы с арифметикой, то ли в них написан какой то бред



В DS39682C написано (параграф 15.3.5, страница 150), что максимальная частота обмена по SPI (в мастер моде) Fosc/4, т.е. 10 MHz (что явно написано в качестве примера прямо в тексте - 10 Mbps)



Т.е. длительность одного бита - 100ns.



Далее, смотрю на диаграммы и времена SPI (figure 23-11 & table 23-15 на странице 318)

Смотрю времена установки и удержания входных данных по отношению к клоку (SDIx/SCKx) -

не менее 100ns+100ns, итого 200ns, что в 2 раза превышает длительность одного бита (т.е. скорость обмена не должна быть меньше 5 MHz)



Кому верить?

[VicDzen]

Да это у них такая непонятка есть во всех даташитах в разделе SPI, советую не обращать внимание а использовать в качестве постулата что 10 МГц работает отлично (при правильной разводке платы ).
Если уж можно установить в качестве ЦЛК FOSC/4, значит данные будут идти с такой частотой, иначе это будет уход от стандарта SPI, и никакая периферия не заработает при таком тайминге.

Успехов !

[XVR]

Да это у них такая непонятка есть во всех даташитах в разделе SPI, советую не обращать внимание а использовать в качестве постулата что 10 МГц работает отлично (при правильной разводке платы ).
Если уж можно установить в качестве ЦЛК FOSC/4, значит данные будут идти с такой частотой, иначе это будет уход от стандарта SPI, и никакая периферия не заработает при таком тайминге.

Я как бы догадываюсь, что работать будет (хотя по datasheet'у и не должно), меня очень интересует какие на этой частоте есть запасы по времянкам - у меня этот SPI проходит через комутатор на CPLD (XC9572XL) и мне надо определится, смогу ли я заставить это все работать на 10 MHz, или придется понижать тактовую.

[VicDzen]

Я как бы догадываюсь, что работать будет (хотя по datasheet'у и не должно), меня очень интересует какие на этой частоте есть запасы по времянкам - у меня этот SPI проходит через комутатор на CPLD (XC9572XL) и мне надо определится, смогу ли я заставить это все работать на 10 MHz, или придется понижать тактовую.

На сколько я знаю, В ЦПЛД всегда можно поигратся с выводами и отсимулировать что получится по сдвигам/задержкам, а 10 МГц это не такая уж и большая частота по сравнению с теми задержками что дает ПЛМ, так что думаю проблем не будет. Кстати, скорости работы ПИКа все равно врядли хватит для обработки данных на такой скорости, для каких задач-то использоваться будет, если не секрет ?

[XVR]

На сколько я знаю, В ЦПЛД всегда можно поигратся с выводами и отсимулировать что получится по сдвигам/задержкам, а 10 МГц это не такая уж и большая частота по сравнению с теми задержками что дает ПЛМ, так что думаю проблем не будет.

'Поиграться и отсимулировать' можно, но если я не знаю какие задержки реально допускает PIC, то с чем я буду играться?

Да и 10 MHz это тоже не очень мало - в текущем варианте разводки CPLD есть задержки около 80ns, что явно больше, чем можно

Кстати, скорости работы ПИКа все равно врядли хватит для обработки данных на такой скорости, для каких задач-то использоваться будет, если не секрет ?

Собственно CPLD соединяет 3 устройства - PIC/DataFlash/JTAG (Xilinx FPGA). Скорость нужна на связке DF->JTAG для ускорения процесса загрузки FPGA. Загружаться будет под управлением внешней тактовой частоты (25 MHz) непосредственно из DF в FPGA JTAG, минуя PIC.

Так что скорость работы самого PIC'а не критична, но так как другая часть коммутатора явно будет работать более чем в 2 раза быстрее, то хотелось бы и PIC запустить на максимальной скорости, осталось только выяснить, какая она, максимальная.