Проблемы прошивки Xilinx Опции

[SpellDrive]

Очень неприятная ситуация: HDL симулятор выдает адекватные задаче результаты, но постразводочная симуляция дает результат несколько иной (он же потом перебирается и в железо). Пробовал и на втором, и на третьем Спартанах. На что следует обратить внимание и в чем может заключаться ошибка??? Заранее спасибо.

[SpellDrive]

Спасибо за ответы, но пока дело с места не сдвинулось.
Опишу более подробно проект. Входной сигнал поступает на ФВЧ (получен в fdatool в Matlab), результат домножается на гармонику (переносится на промежуточную частоту), что в свою очередь фильтруется ФНЧ (опять же matlab'овском) с предварительной децимацией (в 8 раз).
То есть, fifo не используется, но clk'ов в проекте два - один на входе, другой в 8 раз прореженный на выходе.
Последовательное прохождение по коду показало, что расхождение начинается после ФНЧ.

Хотелось бы узнать и как исправить ошибки, и что их вызвало...проект по существу стоит на месте и жутко мучает совесть(