Проблемы прошивки Xilinx Опции

[SpellDrive]

Очень неприятная ситуация: HDL симулятор выдает адекватные задаче результаты, но постразводочная симуляция дает результат несколько иной (он же потом перебирается и в железо). Пробовал и на втором, и на третьем Спартанах. На что следует обратить внимание и в чем может заключаться ошибка??? Заранее спасибо.

[BSV]

Разъяснение дано, но понятнее от него не стало. Как часто говорится, телепаты в отпуске!!!
Если жалко (по каким-то причинам нельзя) привести проблемную часть кода хотя бы наваяйте что-то похожее.

Как вариант - если второй клок получен из первого делением на степень двойки (8), его можно вообще не использовать, а пользоваться сигналом разрешения триггеров и памяти, используя прежний клок. Сэкономите глобальный буфер, увидите что про все это скажет Timing Analyser (если явно не указана связь между клоками в ограничениях или в самом проекте, то переход между клоковыми доменами игнорируется при анализе). А Вы констрейны на проект вообще какие-нибудь кроме залочивания ног назначали?

[SpellDrive]

Файлики выложить нисколько не жалко:


...в ucf'е только распиновка.

Прикрепленные файлы

 f_new_fn4.v ( 123.45 килобайт ) Кол-во скачиваний: 74
 f_new_fv4.v ( 34.71 килобайт ) Кол-во скачиваний: 107
 main.v ( 3.63 килобайт ) Кол-во скачиваний: 86
 main_test.v ( 1.65 килобайт ) Кол-во скачиваний: 36