Вопрос новичка по VHDL, Не работает "after Xms" Опции

[asya]

Вот такой вот код написал чтобы проверить работу директивы (или как это еще назвать) after.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity top is
Port ( a : in std_logic;
b : out std_logic);
end top;

architecture Behavioral of top is
begin
b<=a after 1000ms;
end Behavioral;
И проблема в том, что не работает. Вернее работает, но не так, как я себе это представлял. Происходит мгновенное срабатывание, а нес задержкой в одну секунду. (проверял на глаз, поэтому и поставил такую большую задержку)
Что не так?
Пользуюсь Xilinx ISE и Spartan3.
ЗЫЖ ногами не пинайте если я тут глупости наговорил, я новичек еще.

[makc]

Как уже правильно заметил des00, это несинтезируемая конструкция, т.е. в реальном железе такая конструкция отражена быть не может. В каком режиме Вы моделируете? И чем пользуетесь для моделирования?

[asya]

Как уже правильно заметил des00, это несинтезируемая конструкция, т.е. в реальном железе такая конструкция отражена быть не может. В каком режиме Вы моделируете? И чем пользуетесь для моделирования?

вообще у меня стоит multisim для моделирования. но я им не пользуюсь. сразу синтезирую и заливаю в fpga. и там уже на практике смотрю, что получилось...
про несинтезируемость понятно. очередная несинтезирпуемая фигня. а обьясните мне тогда, зачем вообще нужны несинтезируемые фичи типа этой? где и зачем оно используется? и еще, я видел, что люди так синхронные дизайны делают используя эту конструкцию... (а если она несинтесируемая, то о какой синхронности можэно говорить?)
опять же. может глупость сказал.

[andrew_b]

сразу синтезирую и заливаю в fpga. и там уже на практике смотрю, что получилось...

Ну это до поры до времени, пока проекты несерьезные. А так без функционального моделирования не обойтись.

про несинтезируемость понятно. очередная несинтезирпуемая фигня.

Это не фигня. Это фича. Про нее уже сказали.

[makc]

сразу синтезирую и заливаю в fpga. и там уже на практике смотрю, что получилось...

Ну это до поры до времени, пока проекты несерьезные. А так без функционального моделирования не обойтись.

Я бы сказал, что и без временного моделирования тоже не обойтись. Оно может быть очень полезно, особенно когда речь идет о схемах, работа которых основана на состязании сигналов и задержках элементов.