Узкополосный КИХ ФНЧ на FPGA, помогите новичку разобраться Опции

[stoker]

Уважаемые знатоки! Я новичёк в реализации ЦОС на FPGA. В общем нужно сделать на FPGA ФНЧ с полосой пропускания 0,01 задерживания 0,02 с ослаблением >87Дб.
Но при расчете получается огромный порядок. Ума не приложу, как такое можно реализовать, по стандартной схеме? Может есть какие то более рациональные подходы?

Хотя возможно я иду не правильным путём.
В общем задача такая:
АЦП работатет со сверхдискретизацией на 50Мгц, полоса сигнала от 30Кгц до 1Мгц, внутри FPGA нужно перемножить sin/cos c DDS на входной сигнал(частота с DDS такая же как и сигнал, только фаза разная). В Фазе заключена полезная информация. Мой не большой опыт подсказывает что сигнал нужно отфильтровать, затем проредить до 2Мгц. После перемножения с DDS снова отфильтровать, убрав двойную частоту. Может быть "пнёте" в нужном направлении как такую задачу можно решить более безболезненно?

[YuP]

Уважаемые знатоки! Я новичёк в реализации ЦОС на FPGA. В общем нужно сделать на FPGA ФНЧ с полосой пропускания 0,01 задерживания 0,02 с ослаблением >87Дб.
Но при расчете получается огромный порядок. Ума не приложу, как такое можно реализовать, по стандартной схеме? Может есть какие то более рациональные подходы?

По стандартной никак.Можно конечно реализовать фильтр с параллельной структурой,но реализовывать больше 500 умножителей и хренову тучу сумматоров ни к чему
Советую структуру на ячейке MAC Engine.Один умножитель,один аккумулятор,линия задержки и блочок управления.И будет Вам счастье.
Или просто сгенерите готовую корку в CoreGenerator.

Прикрепленные файлы

 mac_fir.bmp ( 36.23 килобайт ) Кол-во скачиваний: 127

 

[stoker]

По стандартной никак.Можно конечно реализовать фильтр с параллельной структурой,но реализовывать больше 500 умножителей и хренову тучу сумматоров ни к чему
Советую структуру на ячейке MAC Engine.Один умножитель,один аккумулятор,линия задержки и блочок управления.И будет Вам счастье.
Или просто сгенерите готовую корку в CoreGenerator.

А есть ли более подробная информация по данному методу реализации? Мож книжкие какие подскажите? Не люблю я "корки", просто не знаю что там в них внутри генерится.
Кстати я слышал о CIC фильтрах, но немогу понять как производить нормировку данных в FPGA. Ведь при суммировании на множестве каскадов может быть переполнение, да и точность не хочется терять.

[vladv]

А есть ли более подробная информация по данному методу реализации? Мож книжкие какие подскажите? Не люблю я "корки", просто не знаю что там в них внутри генерится.
Кстати я слышал о CIC фильтрах, но немогу понять как производить нормировку данных в FPGA. Ведь при суммировании на множестве каскадов может быть переполнение, да и точность не хочется терять.

CIC-фильтр - правильное направление. При больших коэффициентах децимации, обычно вначале делают "грубую" фильрацию-децимацию на CIC, а потом на FIR с децимацией в 2-4 раза "подправляют". CIC хороши тем, что в них нет умножителей и их сложность от порядка децимации зависит слабо.

Информации по CIC полно в интернете. Например: http://users.snip.net/~donadio/cic.pdf (Ну и вообще: www.yahoo.com=>search: CIC-filter). Там есть и удобная струтура (Хогенаура) и как разрядность каскадов выбрать. Переполнения, кстати, в CIC-е постоянно происходят, но не мешают.

Еще у Xilinx в appnot-ах естьинформация по CIC (http://www.xilinx.com/ipcenter/catalog/logicore/docs/cic.pdf), а также по FIR и DDC. Посмотрите, на их сайте.


Еще можеть быть полезно посмотреть Digital Down Convertor-ы (DDC) - микросхемы, сделанные специально для Вашей задачи. У Analog Device: AD6620, AD6634, AD6635, и т.д. или у Texas Instrument GC4016, GC5016.

[stoker]

CIC-фильтр - правильное направление. При больших коэффициентах децимации, обычно вначале делают "грубую" фильрацию-децимацию на CIC, а потом на FIR с децимацией в 2-4 раза "подправляют". CIC хороши тем, что в них нет умножителей и их сложность от порядка децимации зависит слабо.

Спасибо за толчок в нужном направлении, буду изучать CIC.

Информации по CIC полно в интернете. Например: http://users.snip.net/~donadio/cic.pdf (Ну и вообще: www.yahoo.com=>search: CIC-filter). Там есть и удобная струтура (Хогенаура) и как разрядность каскадов выбрать. Переполнения, кстати, в CIC-е постоянно происходят, но не мешают.

Смотрел, в общем мне идея понятна. Хочу правда с переполнениями разобраться, мож есть у кого оригинальная статья Хогенауэра про CIC? Здесь была ветка по CIC, но я пока не "свой" и скачать немогу с ФТП. Если не сложно, может ли кто нибудь ее здесь приаттачить? кажется называется она так: "An economical class of digital filters for decimation and interpolation.pdf"

Еще у Xilinx в appnot-ах естьинформация по CIC (http://www.xilinx.com/ipcenter/catalog/logicore/docs/cic.pdf), а также по FIR и DDC. Посмотрите, на их сайте.
Еще можеть быть полезно посмотреть Digital Down Convertor-ы (DDC) - микросхемы, сделанные специально для Вашей задачи. У Analog Device: AD6620, AD6634, AD6635, и т.д. или у Texas Instrument GC4016, GC5016.

У меня к сожалению не стандартная задача.
DDS выдаёт 3 сигнала sin(wt);cos(wt);sin(wt+p)
сигнал sin(wt+p) - выдаётся наружу через DAC, на исследуемый элемент на основе кварца. Он добавляет фазовый сдвиг, который зависит от механических воздействий на него. А фаза p - для компенсации фазовых потерь в аналоговых цепях. В итоге получается сигнал sin(wt+f)
задача сводится в выделении сигналов sin(f) и cos(f) в fixed point. которые потом уходят на ДСП. ДСП, в свою очередь подстраивает w на DDS, чтобы система находилась в резонансе. В общем это ФАПЧ в цифровом виде. Вообще говоря, может быть кто нибудь делал похожую задачу. Был бы очень признателен, если кто нибудь подскажет, правильно ли я все делаю, а то я тока начинаю разбираться в ЦОС, да и может быть выбрал не самый короткий путь.