Вопрос по работе с памятью плис альтера flex10k, Не пойму где проблема? Не с того адреса выдаёт результат. Опции

[ex51]

Это мой первый проект с плис, так что сильно не пинайте. 8-)
Я уже консультировался на телесистемах, во многом помогли там.
Но вот один вопрос всё-таки остался.

Прилогаю простенький проект сумматора с использованием модуля памяти.
Все работает! Но почему-то результат выдаёт не с нулевого адреса а с первого, хотя пишет вроде правильно, судя по диаграмме работы.

Может быть кто-нибудь посмотрит и подскажет где у меня ошибка!?
Проект сделан в квартусе 7.2
 adder.rar ( 51.77 килобайт ) Кол-во скачиваний: 141

[inco]

Спасибо за ответ. Сейчас буду смотреть ваш вариант.

Да! Это просто накопительный сумматор с дополнительным буфером. После некоторого количества сумм он выбрасывает результат в буферное ОЗУ и сам начинает с нуля накапливать новую сумму, а из буферного ОЗУ, уже внешнее железо забирает результат, когда захочет в интервале до нового результата. То есть на самом деле, проще некуда. И главное что у меня в железе и в квартусе всё работает. Я не пойму почему у Вас не работает. Проблема только в том, что результат выдаётся не с нулевого внешнего адреса буферного ОЗУ а с первого. Сейчас я взял и просто добавил сумматором к внешнему адресу единицу, но не нравится, потому что не правильно! Вот и хочу разобраться! Кстати вот более компактный код сумматора в котором таже проблема. Выкинул вообще всё лишнее, оставил только сам сумматор и в этом случае результат читается из первого внешнего адреса, а не с нулевого.

файл addr.v

module adder
(input clk, shEn, Marker, input [15:0] din, input [3:0] addrExt,
output addrClk, weS, weR, start, cpStart, output [3:0] addrIn, output [24:0] dout, output [15:0] result);
reg [5:0] counter;
//wire [3:0] addrIn;
wire [3:0] addr;
wire signed [24:0] sumn, sum;
//wire weS, weR;
//wire addrClk;
//wire start;
//wire cpStart;
wire cpRam;
wire [24:0] sIn;
wire aclk;
wire readRes;

initial counter = 6'd0;

dff tr1(!addrClk, aclk, start, , addrClk);
assign aclk = clk & !counter[5];

dff tr2(1'b1, !shEn, !counter[5], , start);

assign addrIn[3:0] = counter[3:0];

assign sum = sumn + {{9{din[15]}},din};
assign dout = sumn; // Только для отладки!
assign cpStart = counter[4];
assign weS = addrClk & !clk;
assign weR = cpStart & weS;
mux2to1 #(25) muxd(cpStart, sum, 25'd0, sIn);
mux2to1 #(4) muxa(cpStart, addrExt, addrIn, addr);

sumRam rams(addrIn, sIn, weS, addrClk, weS, sumn);
assign readRes = !clk & !cpStart;
ramBuff ramr(addr, sumn[23:8], addrClk, readRes, weR, result);

always @(negedge addrClk, negedge start) begin
if(!start) counter <= 6'd0;
else counter <= counter + 1'b1;
end

endmodule

module mux2to1
#(parameter width = 2)
(input sel, input [width-1:0] in1, in2, output [width-1:0] out);

assign out = (sel) ? in2: in1;

endmodule