программирование сумматора на VHDL Опции

[maxxi]

Всем доброго времени суток.


Помогите пожайлуста найти ошибку .
(Вкратце о программе - сумматор, состоящий из 2-х полусумматоров и соединенных при помощи логического ИЛИ)

Вот программка:


library ieee;
use ieee.std_logic_1164.all;

entity volladdierer is
Port (waehle, q1,q2,p1,p2: In bit;
raus: Out bit);

end;


architecture Struktur of volladdierer is
Signal N1,N2: bit;


component halbadd
port(a,b, sel:in bit;
s,u: out bit);
end component;


component oder
port(c,d: in bit;
y: out bit);
end component;


begin
I1: ODER
Port Map (c=>N1, d=>N2 ,y=>raus);
I2: halbadd
Port Map (a=>q1 ,b=>p1, sel=>waehle, u=>N1);
I3: halbadd
Port Map (b=>p2, sel=>waehle, s=>N2);
end Struktur;

end volladdierer;


Вот схемка этого устройства:

Сообщение отредактировал maxxi - Nov 21 2007, 17:20

Прикрепленные файлы

 summator.bmp ( 670.55 килобайт ) Кол-во скачиваний: 20