ActiveHDL, временное моделирование (+) Опции

[Builder]

После разводки кристала делаю временное моделирование.
В схеме есть стандартный переход асинхронного входа к внутреннему клоку.
В при моделировании естественно для входного регистра временные параметры (время предустановки/удержания) не выдерживаются и схема моделируется не правильно.
Почитав книги, нашёл что стандартным способом обхода этой проблемы
является отключение контроля временных параметров для входного регистра.

Собственно вопрос:
Может кто знает, как отключить контроль временных параметров для отдельно взятых регистров/блоков в ActiveHDL?
В хэлпе по ModelSim такие команды нашёл, а в ActiveHDL нет.

Может я что не понял по командам ActiveHDL?

[3.14]

Хотя это не ответ, но ...
У меня такая же затычка только с ModelSim.
И возникает она когда timing_model на verilog.
Атрибут ASYNC_REG к регистрам в *.ucf не помогает,
ключик +no_notifier не помогает.
Извращаюсь тем, что двигаю асинхронные сигналы
так чтобы зазоры вписывались.
Я наверное не прав?