В общем, выяснилось следующее: скачал с атмеля новые заголовочные файлы, и вот что там увидел:
Код
// -------- TWI_SR : (TWI Offset: 0x20) TWI Status Register --------
#define AT91C_TWI_TXCOMP_SLAVE (0x1 << 0) // (TWI) Transmission Completed
#define AT91C_TWI_TXCOMP_MASTER (0x1 << 0) // (TWI) Transmission Completed
#define AT91C_TWI_RXRDY (0x1 << 1) // (TWI) Receive holding register ReaDY
#define AT91C_TWI_TXRDY_MASTER (0x1 << 2) // (TWI) Transmit holding register ReaDY
#define AT91C_TWI_TXRDY_SLAVE (0x1 << 2) // (TWI) Transmit holding register ReaDY
#define AT91C_TWI_SVREAD (0x1 << 3) // (TWI) Slave READ (used only in Slave mode)
#define AT91C_TWI_SVACC (0x1 << 4) // (TWI) Slave ACCess (used only in Slave mode)
#define AT91C_TWI_GACC (0x1 << 5) // (TWI) General Call ACcess (used only in Slave mode)
#define AT91C_TWI_OVRE (0x1 << 6) // (TWI) Overrun Error (used only in Master and Multi-master mode)
#define AT91C_TWI_NACK_SLAVE (0x1 << 8) // (TWI) Not Acknowledged
#define AT91C_TWI_NACK_MASTER (0x1 << 8) // (TWI) Not Acknowledged
#define AT91C_TWI_ARBLST_MULTI_MASTER (0x1 << 9) // (TWI) Arbitration Lost (used only in Multimaster mode)
#define AT91C_TWI_SCLWS (0x1 << 10) // (TWI) Clock Wait State (used only in Slave mode)
#define AT91C_TWI_EOSACC (0x1 << 11) // (TWI) End Of Slave ACCess (used only in Slave mode)
#define AT91C_TWI_ENDRX (0x1 << 12) // (TWI) End of Receiver Transfer
#define AT91C_TWI_ENDTX (0x1 << 13) // (TWI) End of Receiver Transfer
#define AT91C_TWI_RXBUFF (0x1 << 14) // (TWI) RXBUFF Interrupt
#define AT91C_TWI_TXBUFE (0x1 << 15) // (TWI) TXBUFE Interrupt
теперь сравним с описанием из даташита:
ЖЕСТЬ!!!и TWI_SR не единственный, во многих остальных регистрах та же ситуация + некоторые регистры в даташите вообще не обьявлены. Про slave-mode в даташите тоже не слова.
Я не знаю как там в атмеле координируются проекты, но с меня пожалуй уже хватит

.
Почитав остальные посты на эту тему пришёл к выводу что гораздо легче будет сделать софтово запись моих 2х байтов